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ZL50016GAC

更新时间： 2024-10-28 03:05:59

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加拿大卓联 - ZARLINK		开关电信集成电路
页数	文件大小	规格书
81页	674K
描述
Enhanced 1 K Digital Switch

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ZL50016GAC 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	BGA, BGA256,16X16,40	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.71
JESD-30 代码：	S-PBGA-B256	JESD-609代码：	e0
长度：	17 mm	湿度敏感等级：	1
功能数量：	1	端子数量：	256
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA256,16X16,40	封装形状：	SQUARE
封装形式：	GRID ARRAY	峰值回流温度（摄氏度）：	225
电源：	1.8,3.3 V	认证状态：	Not Qualified
座面最大高度：	1.8 mm	子类别：	Other Telecom ICs
标称供电电压：	1.8 V	表面贴装：	YES
电信集成电路类型：	DIGITAL TIME SWITCH	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	30	宽度：	17 mm
Base Number Matches：	1

ZL50016GAC 数据手册

ZL50016

Enhanced 1 K Digital Switch

Data Sheet

November 2006

Features

•

1024 channel x 1024 channel non-blocking digital

Ordering Information

Time Division Multiplex (TDM) switch at

4.096 Mbps, 8.192 Mbps and 16.384 Mbps or

using a combination of ports running at

2.048 Mbps, 4.096 Mbps, 8.192 Mbps and

16.384 Mbps

ZL50016GAC

ZL50016QCC

ZL50015QCG1

256 Ball PBGA

Trays

256 Lead LQFP

256 Lead LQFP* Trays, Bake &

Drypack

ZL50016GAG2

256 Ball PBGA** Trays, Bake &

Drypack

•

16 serial TDM input, 16 serial TDM output

streams

*Pb Free Matte Tin

**Pb Free Tin/Silver/Copper

Output streams can be configured as bi-

directional for connection to backplanes

-40°C to +85°C

•

Per-stream input bit delay with flexible sampling

point selection

Exceptional input clock cycle to cycle variation

tolerance (20 ns for all rates)

Per-stream input and output data rate conversion

selection at 2.048 Mbps, 4.096 Mbps,

8.192 Mbps or 16.384 Mbps. Input and output

data rates can differ

Per-stream output bit and fractional bit

advancement

Per-channel ITU-T G.711 PCM A-Law/µ-Law

Translation

•

Per-stream high impedance control outputs

(STOHZ) for 8 output streams

•

Input clock: 4.096 MHz, 8.192 MHz, 16.384 MHz

Input frame pulses:61 ns, 122 ns, 244 ns

Four frame pulse and four reference clock outputs

V_{DD_COREA}

V_{DD_IOA}

RESET

V_{DD_CORE}

V_{DD_IO}

V_SS

ODE

P/S Converter

STio[15:0]

S/P Converter

Input Timing

Data Memory

STi[15:0]

FPi

CKi

Output HiZ

Control

STOHZ[7:0]

MODE_4M0

MODE_4M1

Connection Memory

FPo[3:0]

CKo[3:0]

Output Timing

Test Port

FPo_OFF[2:0]

Internal Registers &

Microprocessor Interface

Figure 1 - ZL50016 Functional Block Diagram

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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型号	品牌	获取价格	描述	数据表
ZL50016GAG2	ZARLINK	获取价格	Enhanced 1 K Digital Switch
ZL50016QCC	ZARLINK	获取价格	Enhanced 1 K Digital Switch
ZL50017	ZARLINK	获取价格	1 K Digital Switch
ZL50017_0611	ZARLINK	获取价格	1 K Digital Switch
ZL50017GAC	ZARLINK	获取价格	1 K Digital Switch
ZL50017GAG2	ZARLINK	获取价格	1 K Digital Switch
ZL50017QCC	ZARLINK	获取价格	1 K Digital Switch
ZL50017QCG1	ZARLINK	获取价格	1 K Digital Switch
ZL50018	ZARLINK	获取价格	2 K Digital Switch with Enhanced Stratum 3 DPLL
ZL50018_06	ZARLINK	获取价格	2 K Digital Switch with Enhanced Stratum 3 DPLL

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