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ZL50020QCG1

更新时间： 2024-01-04 11:19:04

品牌	Logo	应用领域
美高森美 - MICROSEMI		电信电信集成电路
页数	文件大小	规格书
83页	641K
描述
Digital Time Switch, PQFP256, 28 X 28 MM, 1.40 MM HEIGHT, LEAD FREE, MS-026BJC, LQFP-256

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ZL50020QCG1 技术参数

生命周期：	Transferred	包装说明：	LFQFP,
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.65	Is Samacsys：	N
JESD-30 代码：	S-PQFP-G256	JESD-609代码：	e3
长度：	28 mm	功能数量：	1
端子数量：	256	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFQFP	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	认证状态：	Not Qualified
座面最大高度：	1.6 mm	标称供电电压：	1.8 V
表面贴装：	YES	电信集成电路类型：	DIGITAL TIME SWITCH
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	0.4 mm
端子位置：	QUAD	宽度：	28 mm
Base Number Matches：	1

ZL50020QCG1 数据手册

ZL50020

Enhanced 2 K Digital Switch

Data Sheet

November 2006

Features

•

2048 channel x 2048 channel non-blocking digital

Ordering Information

Time Division Multiplex (TDM) switch at

8.192 Mbps and 16.384 Mbps or using a

combination of ports running at 2.048, 4.096,

8.192 and 16.384 Mbps

ZL50020GAC

ZL50020QCC

ZL50020QCG1

256 Ball PBGA

256 Lead LQFP

Trays

256 Lead LQFP* Trays, Bake &

Drypack

ZL50020GAG2

256 Ball PBGA** Trays, Bake &

Drypack

•

32 serial TDM input, 32 serial TDM output

streams

*Pb Free Matte Tin

Output streams can be configured as bi-

directional for connection to backplanes

**Pb Free Tin/Silver/Copper

-40°C to +85°C

Exceptional input clock cycle to cycle variation

•

Per-channel ITU-T G.711 PCM A-Law/µ-Law

tolerance (20 ns for all rates)

Translation

Per-stream input and output data rate conversion

selection at 2.048, 4.096, 8.192 or 16.384 Mbps.

Input and output data rates can differ

•

Four frame pulse and four reference clock outputs

Three programmable delayed frame pulse outputs

Input clock: 4.096 MHz, 8.192 MHz, 16.384 MHz

Input frame pulses:61 ns, 122 ns, 244 ns

•

Per-stream high impedance control outputs

(STOHZ) for 16 output streams

Per-stream input bit delay with flexible sampling

point selection

Per-channel constant or variable throughput delay

for frame integrity and low latency applications

Per-stream output bit and fractional bit

•

Per Stream (32) Bit Error Rate Test circuits

complying to ITU-O.151

advancement

V_{DD_COREA}

V_{DD_IOA}

RESET

V_{DD_CORE}

V_{DD_IO}

V_SS

ODE

P/S Converter

STio[31:0]

S/P Converter

Input Timing

Data Memory

STi[31:0]

FPi

CKi

Output HiZ

Control

STOHZ[15:0]

MODE_4M0

MODE_4M1

Connection Memory

FPo[3:0]

CKo[3:0]

Output Timing

Test Port

FPo_OFF[2:0]

Internal Registers &

Microprocessor Interface

Figure 1 - ZL50020 Functional Block Diagram

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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型号	品牌	描述	获取价格	数据表
ZL50021	ZARLINK	Enhanced 4 K Digital Switch with Stratum 3 DPLL	获取价格
ZL50021_0611	ZARLINK	Enhanced 4 K Digital Switch with Stratum 3 DPLL	获取价格
ZL50021GAC	ZARLINK	Enhanced 4 K Digital Switch with Stratum 3 DPLL	获取价格
ZL50021GAG2	ZARLINK	Enhanced 4 K Digital Switch with Stratum 3 DPLL	获取价格
ZL50021QCC	ZARLINK	Enhanced 4 K Digital Switch with Stratum 3 DPLL	获取价格
ZL50021QCG1	ZARLINK	Enhanced 4 K Digital Switch with Stratum 3 DPLL	获取价格

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