ZL50023GAG2

更新时间： 2024-01-16 14:50:40

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Enhanced 4 K Digital Switch

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ZL50023GAG2 技术参数

是否Rohs认证：	符合	生命周期：	Active
零件包装代码：	BGA	包装说明：	BGA, BGA256,16X16,40
针数：	256	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.52
JESD-30 代码：	S-PBGA-B256	JESD-609代码：	e1
长度：	17 mm	功能数量：	1
端子数量：	256	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA256,16X16,40
封装形状：	SQUARE	封装形式：	GRID ARRAY
电源：	1.8,3.3 V	认证状态：	Not Qualified
座面最大高度：	1.8 mm	子类别：	Other Telecom ICs
最大压摆率：	130 mA	标称供电电压：	1.8 V
表面贴装：	YES	技术：	CMOS
电信集成电路类型：	DIGITAL TIME SWITCH	温度等级：	INDUSTRIAL
端子面层：	TIN SILVER COPPER	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
宽度：	17 mm	Base Number Matches：	1

ZL50023GAG2 数据手册

ZL50023

Enhanced 4 K Digital Switch

Data Sheet

January 2006

Features

•

4096 channel x 4096 channel non-blocking digital

Ordering Information

Time Division Multiplex (TDM) switch at

8.192 Mbps and 16.384 Mbps or using a

combination of ports running at 2.048 Mbps,

4.096 Mbps, 8.192 Mbps and 16.384 Mbps

ZL50023GAC

ZL50023QCC

256 Ball PBGA Trays

256 Lead LQFP Trays

ZL50023GAG2 256 Ball PBGA** Trays, Bake & Drypack

**Pb Free Tin/Silver/Copper

•

32 serial TDM input, 32 serial TDM output

streams

-40°C to +85°C

Output streams can be configured as bi-

directional for connection to backplanes

•

Per-stream output bit and fractional bit

advancement

Exceptional input clock cycle to cycle variation

tolerance (20 ns for all rates)

Per-channel ITU-T G.711 PCM A-Law/µ-Law

Translation

Per-stream input and output data rate conversion

selection at 2.048 Mbps, 4.096 Mbps 8.192 Mbps

or 16.384 Mbps. Input and output data rates can

differ

•

Four frame pulse and four reference clock outputs

Three programmable delayed frame pulse outputs

Input clock: 4.096 MHz, 8.192 MHz, 16.384 MHz

Input frame pulses: 61 ns, 122 ns, 244 ns

•

Per-stream high impedance control outputs

(STOHZ) for 16 output streams

Per-channel constant or variable throughput delay

for frame integrity and low latency applications

Per-stream input bit delay with flexible sampling

point selection

V_{DD_COREA}

V_{DD_IOA}

RESET

V_{DD_CORE}

V_{DD_IO}

V_SS

ODE

P/S Converter

STio[31:0]

S/P Converter

Input Timing

Data Memory

STi[31:0]

FPi

CKi

Output HiZ

Control

STOHZ[15:0]

MODE_4M0

MODE_4M1

Connection Memory

FPo[3:0]

CKo[3:0]

Output Timing

FPo_OFF[2:0]

Internal Registers &

Microprocessor Interface

Test Port

Figure 1 - ZL50023 Functional Block Diagram

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

12 3 4 5 6 7...83

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与ZL50023GAG2相关器件

型号	品牌	描述	获取价格	数据表
ZL50023QCC	ZARLINK	Enhanced 4 K Digital Switch	获取价格
ZL50030	ZARLINK	Flexible 4 K x 2 K Channel Digital Switch with H.110 Interface and 1 K x 1 K Local Switch	获取价格
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ZL50030GAC	ZARLINK	Flexible 4 K x 2 K Channel Digital Switch with H.110 Interface and 1 K x 1 K Local Switch	获取价格
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