ZL50018QCC

更新时间： 2024-09-17 21:54:51

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加拿大卓联 - ZARLINK		电信集成电路
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136页	1403K
描述
2 K Digital Switch with Enhanced Stratum 3 DPLL

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ZL50018QCC 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	LFQFP, QFP256,1.2SQ,16	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.71
Is Samacsys：	N	JESD-30 代码：	S-PQFP-G256
JESD-609代码：	e0	长度：	28 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	256	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFQFP	封装等效代码：	QFP256,1.2SQ,16
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	225	电源：	1.8,3.3 V
认证状态：	Not Qualified	座面最大高度：	1.6 mm
子类别：	Other Telecom ICs	最大压摆率：	0.165 mA
标称供电电压：	1.8 V	表面贴装：	YES
电信集成电路类型：	DIGITAL TIME SWITCH	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.4 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	28 mm
Base Number Matches：	1

ZL50018QCC 数据手册

ZL50018

2 K Digital Switch with Enhanced

Stratum 3 DPLL

Data Sheet

July 2005

Features

•

2048 channel x 2048 channel non-blocking digital

Ordering Information

Time Division Multiplex (TDM) switch at 8.192

and 16.384 Mbps or using a combination of ports

running at 2.048, 4.096, 8.192 and/or

16.384 Mbps

ZL50018GAC 256 Ball PBGA

Trays

ZL50018QCC 256 Lead LQFP Trays

•

32 serial TDM input, 32 serial TDM output

streams

-40°C to +85°C

Integrated Digital Phase-Locked Loop (DPLL)

exceeds Telcordia GR-1244-CORE Stratum 3

specifications

•

Programmable key DPLL parameters (filter corner

frequency, locking range, auto-holdover

hysteresis range, phase slope, lock detector

range)

Exceptional input clock cycle to cycle variation

tolerance (20 ns for all rates)

•

Output clocks have less than 1 ns of jitter (except

for the 1.544 MHz output)

DPLL provides holdover, freerun and jitter

attenuation features with four independent

reference source inputs

•

Output streams can be configured as bi-

directional for connection to backplanes

V_{DD_COREA}

V_{DD_IOA}

RESET

V_{DD_CORE}

V_{DD_IO}

V_SS

ODE

P/S Converter

STio[31:0]

S/P Converter

Input Timing

Data Memory

STi[31:0]

FPi

CKi

Output HiZ

Control

STOHZ[15:0]

MODE_4M0

MODE_4M1

Connection Memory

REF0

REF1

REF2

REF3

FPo[3:0]

CKo[5:0]

FPo_OFF[2:0]

Output Timing

Test Port

DPLL

OSC

REF_FAIL0

REF_FAIL1

REF_FAIL2

REF_FAIL3

Internal Registers &

Microprocessor Interface

OSC_EN

Figure 1 - ZL50018 Functional Block Diagram

Zarlink Semiconductor US Patent No. 5,602,884, UK Patent No. 0772912,

France Brevete S.G.D.G. 0772912; Germany DBP No. 69502724.7-08

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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型号	品牌	获取价格	描述	数据表
ZL50018QCG1	ZARLINK	获取价格	2 K Digital Switch with Enhanced Stratum 3 DPLL
ZL50019	ZARLINK	获取价格	Enhanced 2 K Digital Switch with Stratum 4E DPLL
ZL50019_06	ZARLINK	获取价格	Enhanced 2 K Digital Switch with Stratum 4E DPLL
ZL50019GAC	ZARLINK	获取价格	Enhanced 2 K Digital Switch with Stratum 4E DPLL
ZL50019GAG2	ZARLINK	获取价格	Enhanced 2 K Digital Switch with Stratum 4E DPLL
ZL50019QCC	ZARLINK	获取价格	Enhanced 2 K Digital Switch with Stratum 4E DPLL
ZL50019QCG1	ZARLINK	获取价格	Enhanced 2 K Digital Switch with Stratum 4E DPLL
ZL50020	ZARLINK	获取价格	Enhanced 2 K Digital Switch
ZL50020GAC	MICROSEMI	获取价格	Digital Time Switch, CMOS, PBGA256, 17 X 17 MM, 1.61 MM HEIGHT, PLASTIC, MS-034, BGA-256
ZL50020GAC	ZARLINK	获取价格	Enhanced 2 K Digital Switch

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