ZL50017QCC

更新时间： 2024-01-26 03:27:11

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1 K Digital Switch

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ZL50017QCC 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	LFQFP, QFP256,1.2SQ,16	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.73
JESD-30 代码：	S-PQFP-G256	JESD-609代码：	e0
长度：	28 mm	湿度敏感等级：	3
功能数量：	1	端子数量：	256
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP256,1.2SQ,16	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	225
电源：	1.8,3.3 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	子类别：	Other Telecom ICs
标称供电电压：	1.8 V	表面贴装：	YES
电信集成电路类型：	DIGITAL TIME SWITCH	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.4 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	28 mm
Base Number Matches：	1

ZL50017QCC 数据手册

ZL50017

1 K Digital Switch

Data Sheet

January 2006

Features

•

1024 channel x 1024 channel non-blocking digital

Ordering Information

Time Division Multiplex (TDM) switch at 4.096,

8.192 or 16.384 Mbps

ZL50017GAC

ZL50017QCC

ZL50017GAG2

256 Ball PBGA

256 Lead LQFP

256 Ball PBGA**

Trays

•

16 serial TDM input, 16 serial TDM output

streams

**Pb Free Tin/Silver/Copper

Output streams can be configured as bi-

directional for connection to backplanes

Exceptional input clock cycle to cycle variation

tolerance (20 ns for all rates)

-40°C to +85°C

Connection memory block programming

Supports ST-BUS and GCI-Bus standards for

input and output timing

•

Per-stream input bit delay with flexible sampling

point selection

•

IEEE-1149.1 (JTAG) test port

3.3 V I/O with 5 V tolerant inputs; 1.8 V core

voltage

Per-stream output bit and fractional bit

advancement

Per-channel constant or variable throughput

delay for frame integrity and low latency

applications

Applications

•

PBX and IP-PBX

•

Per-channel high impedance output control

Per-channel message mode

Small and medium digital switching platforms

Remote access servers and concentrators

Wireless base stations and controllers

Multi service access platforms

Digital Loop Carriers

Input clock: 4.096 MHz, 8.192 MHz, 16.384 MHz

Input frame pulses:61 ns, 122 ns, 244 ns

Control interface compatible with Intel and

Motorola 16-bit non-multiplexed buses

Computer Telephony Integration

V_{DD_COREA}

V_{DD_IOA}

RESET

V_{DD_CORE}

V_{DD_IO}

V_SS

ODE

P/S Converter

STio[15:0]

TMS

S/P Converter

Input Timing

Data Memory

STi[15:0]

FPi

CKi

TDi

Connection Memory

MODE_4M0

MODE_4M1

TDo

TCK

TRST

Internal Registers &Microprocessor Interface

Figure 1 - ZL50017 Functional Block Diagram

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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型号	品牌	描述	获取价格	数据表
ZL50017QCG1	ZARLINK	1 K Digital Switch	获取价格
ZL50018	ZARLINK	2 K Digital Switch with Enhanced Stratum 3 DPLL	获取价格
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ZL50018GAC	ZARLINK	2 K Digital Switch with Enhanced Stratum 3 DPLL	获取价格
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ZL50018QCC	ZARLINK	2 K Digital Switch with Enhanced Stratum 3 DPLL	获取价格

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