Datasheet > UPD45128841G5-A10L-9JF

UPD45128841G5-A10L-9JF

更新时间： 2024-10-30 20:18:55

品牌	Logo	应用领域
日电电子 - NEC		动态存储器光电二极管内存集成电路
页数	文件大小	规格书
84页	693K
描述
Synchronous DRAM, 16MX8, 6ns, MOS, PDSO54, 0.400 INCH, PLASTIC, TSOP2-54

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UPD45128841G5-A10L-9JF 技术参数

生命周期：	Transferred	零件包装代码：	TSOP2
包装说明：	TSOP2,	针数：	54
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.02	风险等级：	5.19
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	6 ns
其他特性：	AUTO/SELF REFRESH	JESD-30 代码：	R-PDSO-G54
长度：	22.22 mm	内存密度：	134217728 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	8
功能数量：	1	端口数量：	1
端子数量：	54	字数：	16777216 words
字数代码：	16000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16MX8	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSOP2	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	认证状态：	Not Qualified
座面最大高度：	1.2 mm	自我刷新：	YES
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	宽度：	10.16 mm
Base Number Matches：	1

UPD45128841G5-A10L-9JF 数据手册

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PRELIMINARY DATA SHEET

MOS INTEGRATED CIRCUIT

µPD45128441, 45128841, 45128163

128M-bit Synchronous DRAM

4-bank, LVTTL

Description

The µPD45128441, 45128841, 45128163 are high-speed 134,217,728-bit synchronous dynamic random-access

memories, organized as 8,388,608 × 4 × 4, 4,194,304 × 8 × 4, 2,097,152 × 16 × 4 (word × bit × bank), respectively.

The synchronous DRAMs achieved high-speed data transfer using the pipeline architecture.

All inputs and outputs are synchronized with the positive edge of the clock.

The synchronous DRAMs are compatible with Low Voltage TTL (LVTTL).

These products are packaged in 54-pin TSOP (II).

Features

• Fully Synchronous Dynamic RAM, with all signals referenced to a positive clock edge

• Pulsed interface

• Possible to assert random column address in every cycle

• Quad internal banks controlled by A12 and A13 (Bank Select)

• Byte control (×16) by LDQM and UDQM

• Programmable Wrap sequence (Sequential / Interleave)

• Programmable burst length (1, 2, 4, 8 and full page)

• Programmable /CAS latency (2 and 3)

• Automatic precharge and controlled precharge

• CBR (Auto) refresh and self refresh

• ×4, ×8, ×16 organization

• Single 3.3 V ± 0.3 V power supply

• LVTTL compatible inputs and outputs

• 4,096 refresh cycles / 64 ms

• Burst termination by Burst stop command and Precharge command

The information in this document is subject to change without notice.

Document No. M12650EJ5V0DS00 (5th edition)

Date Published July 1998 NS CP (K)

The mark • shows major revised points.

Printed in Japan

1997

12 3 4 5 6 7...84

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UPD45128841G5-A10T-9JF	ETC	获取价格	SDRAM\|4X4MX8\|CMOS\|TSOP\|54PIN\|PLASTIC
UPD45128841G5-A75	NEC	获取价格	128M-bit Synchronous DRAM 4-bank, LVTTL
UPD45128841G5-A75-9JF	NEC	获取价格	128M-bit Synchronous DRAM 4-bank, LVTTL
UPD45128841G5-A75-9JF	ELPIDA	获取价格	128M-bit Synchronous DRAM 4-bank, LVTTL
UPD45128841G5-A75A-9JF	ELPIDA	获取价格	Synchronous DRAM, 16MX8, 5.4ns, MOS, PDSO54, PLASTIC, TSOP2-54
UPD45128841G5-A75L-9JF	ELPIDA	获取价格	128M-bit Synchronous DRAM 4-bank, LVTTL
UPD45128841G5-A75LI-9JF	ELPIDA	获取价格	Synchronous DRAM, 16MX8, 5.4ns, MOS, PDSO54, PLASTIC, TSOP2-54
UPD45128841G5-A75LT-9JF	ETC	获取价格	SDRAM\|4X4MX8\|CMOS\|TSOP\|54PIN\|PLASTIC
UPD45128841G5-A75T-9JF	ETC	获取价格	SDRAM\|4X4MX8\|CMOS\|TSOP\|54PIN\|PLASTIC

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