SY100E446JCTR

更新时间： 2024-01-09 00:43:40

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麦瑞 - MICREL		转换器触发器逻辑集成电路
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4-BIT PARALLEL-TO-SERIAL CONVERTER

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SY100E446JCTR 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QLCC
包装说明：	QCCJ,	针数：	28
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.53	Is Samacsys：	N
其他特性：	SISO OPERATION ALSO AVAILABLE	计数方向：	RIGHT
系列：	100E	JESD-30 代码：	S-PQCC-J28
JESD-609代码：	e3	长度：	11.48 mm
逻辑集成电路类型：	PARALLEL IN SERIAL OUT	湿度敏感等级：	2
位数：	4	功能数量：	1
端子数量：	28	最高工作温度：	85 °C
最低工作温度：		输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	QCCJ
封装形状：	SQUARE	封装形式：	CHIP CARRIER
峰值回流温度（摄氏度）：	260	传播延迟（tpd）：	1.7 ns
认证状态：	Not Qualified	座面最大高度：	4.57 mm
表面贴装：	YES	技术：	ECL
温度等级：	OTHER	端子面层：	Matte Tin (Sn)
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
触发器类型：	NEGATIVE EDGE	宽度：	11.48 mm
最小 fmax：	1300 MHz	Base Number Matches：	1

SY100E446JCTR 数据手册

SY10E446

Micrel

SY100E446

APPLICATIONS INFORMATION

The SY10E/100E446 are integrated 4:1 parallel-to-serial serial input pins, must fit into a single clock period for the

converters. The chips are designed to work with the E445 cascade architecture to function properly. Using the worst

device to provide both transmission and receiving of a high- case values for these two parameters from the data sheet,

speed serial data path. The E446 can convert 4 bits of tPD CLK to SOUT = 1600ps and ts for SIN = –200ps, yields

data into a 1.3Gb/s NRZ data stream. The device features a minimum period of 1400ps or a clock frequency of

a SYNC input which allows the user to reset the internal 700MHz.

clock circuitry and restart the conversion sequence (see

Timing Diagram A). Note that SOUT is triggered by negative single converter. In order to increase this frequency, it is

clock edges. recommended that the clock edge feeding the E446A be

The E446 features a differential serial input and internal delayed with respect to the E446B, as shown in Figure 2.

divide-by-eight circuitry to facilitate the cascading of two Perhaps the easiest way to delay the second clock relative

The clock frequency is somewhat lower than that of a

devices to build an 8:1 multiplexer. Figure 1 illustrates the to the first is to take advantage of the differential clock

architecture for an 8:1 multiplexer using two E446s (see inputs of the E446. By connecting the clock for E446A to

Timing Diagram B). Notice the serial outputs (SOUT) of the the complimentary clock input pin, the device will clock a

lower order converter feed the serial inputs of the higher half a clock period after E446B (Figure 2). Utilizing this

order device. This feed through of the serial inputs bounds simple technique will raise the potential conversion frequency

the upper end of the frequency of operation. The clock-to- up to the maximum 1.3GHz of a stand-alone E446.

serial output propagation delay, plus the set-up time of the

CLK

E446B

E446A

SOUT

SIN

SOUT

SERIAL

DATA

PARALLEL DATA

1400ps

200ps

CLK

CLK to SOUT

1600ps

Figure 1. Cascaded 8:1 Converter Architecture

1...3 4 567 8

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SY100E451JC	MICREL	获取价格	6-BIT REGISTER DIFFERENTIAL DATA CLOCK
SY100E451JC	MICROCHIP	获取价格	D Flip-Flop, 100E Series, 1-Func, Positive Edge Triggered, 6-Bit, True Output, ECL, PQCC28
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