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MC100LVEL14DW

更新时间： 2024-11-20 04:16:55
品牌 Logo 应用领域
安森美 - ONSEMI 逻辑集成电路光电二极管驱动时钟
页数 文件大小 规格书
4页 104K
描述
1:5 Clock Distribution Chip

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MC100LVEL14DW 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP, SOP20,.4
针数：20Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：5.21其他特性：NECL MODE: VCC = 0V WITH VEE = -3V TO -3.8V
系列：100LVEL输入调节：DIFFERENTIAL MUX
JESD-30 代码：R-PDSO-G20JESD-609代码：e0
长度：12.8 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：20
实输出次数：5最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP20,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：240电源：-3.3 V
Prop。Delay @ Nom-Sup：0.88 ns传播延迟（tpd）：0.83 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.05 ns
座面最大高度：2.65 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.8 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：ECL温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn80Pb20)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：7.5 mm
Base Number Matches：1

MC100LVEL14DW 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC100LVEL/100EL14 is a low skew 1:5 clock distribution chip  
designed explicitly for low skew clock distribution applications. The  
device can be driven by either a differential or single-ended ECL or, if  
positive power supplies are used, PECL input signal. The LVEL14 is  
functionally and pin compatible with the EL14 but is designed to operate  
in ECL or PECL mode for a voltage supply range of –3.0V to –3.8V ( or  
3.0V to 3.8V). If a single-ended input is to be used the V  
output should  
BB  
be connected to the CLK input and bypassed to ground via a 0.01µF  
capacitor. The V output is designed to act as the switching reference  
BB  
for the input of the LVEL14 under single-ended input conditions, as a  
result this pin can only source/sink up to 0.5mA of current.  
20  
The LVEL14 features a multiplexed clock input to allow for the  
distribution of a lower speed scan or test clock along with the high speed  
system clock. When LOW (or left open and pulled LOW by the input  
pulldown resistor) the SEL pin will select the differential clock input.  
1
DW SUFFIX  
PLASTIC SOIC PACKAGE  
CASE 751D-04  
The common enable (EN) is synchronous so that the outputs will only  
be enabled/disabled when they are already in the LOW state. This avoids  
any chance of generating a runt clock pulse when the device is  
enabled/disabled as can happen with an asynchronous control. The  
internal flip flop is clocked on the falling edge of the input clock, therefore  
all associated specification limits are referenced to the negative edge of  
the clock input.  
• 50ps Output-to-Output Skew  
• Synchronous Enable/Disable  
• Multiplexed Clock Input  
PIN DESCRIPTION  
PIN  
FUNCTION  
• 75kΩ Internal Input Pulldown Resistors  
• >2000V ESD Protection  
CLK  
SCLK  
EN  
Diff Clock Inputs  
Scan Clock Input  
Sync Enable  
• V  
Range of –3.0V to –5.5V  
EE  
SEL  
Clock Select Input  
Reference Output  
Diff Clock Outputs  
LOGIC DIAGRAM AND PINOUT ASSIGNMENT  
V
Q
BB  
0–4  
FUNCTION TABLE  
V
EN  
19  
V
NC SCLK CLK CLK  
V
SEL  
12  
V
EE  
CC  
CC  
BB  
20  
18  
17  
16  
15  
14  
13  
11  
CLK  
SCLK  
SEL  
EN  
Q
1
0
L
H
X
X
X
X
X
L
H
X
L
L
H
H
X
L
L
L
L
H
L
H
L
H
L*  
D
Q
* On next negative transition of  
CLK or SCLK  
1
2
3
4
5
6
7
8
9
10  
Q0  
Q0  
Q1  
Q1  
Q2  
Q2  
Q3  
Q3  
Q4  
Q4  
7/95  
REV 1  
Motorola, Inc. 1996  
1234

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MC100LVEL14DW 替代型号

型号 品牌 替代类型 描述 数据表
MC100LVEL14DWR2G ONSEMI

完全替代

 3.3V ECL 1:5 Clock Distribution Chip
MC100EP11MNR4G ONSEMI

类似代替

 3.3V / 5V ECL 1:2 Differential Fanout Buffer
MC100LVEP111FARG ONSEMI

类似代替

 2.5V / 3.3V 1:10 Differential ECL/PECL/HSTL Clock Driver

与MC100LVEL14DW相关器件

型号 品牌 获取价格 描述 数据表
MC100LVEL14DWG ONSEMI

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