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MC100EPT21MNR4G

更新时间： 2024-11-20 04:34:19
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安森美 - ONSEMI /
页数 文件大小 规格书
8页 84K
描述
3.3V Differential LVPECL/LVDS/CML to LVTTL/LVCMOS Translator

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MC100EPT21MNR4G 技术参数

是否无铅： 不含铅生命周期：Active
零件包装代码：DFN包装说明：HVSON, SOLCC8,.08,20
针数：8Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：1.1最大延迟：2.25 ns
接口集成电路类型：PECL TO TTL TRANSLATORJESD-30 代码：S-XDSO-N8
长度：2 mm湿度敏感等级：1
位数：1功能数量：1
端子数量：8最高工作温度：85 °C
最低工作温度：-40 °C输出锁存器或寄存器：NONE
输出极性：TRUE封装主体材料：UNSPECIFIED
封装代码：HVSON封装等效代码：SOLCC8,.08,20
封装形状：SQUARE封装形式：SMALL OUTLINE, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified座面最大高度：1 mm
子类别：Level Translators最大供电电压：3.6 V
最小供电电压：3 V标称供电电压：3.3 V
表面贴装：YES技术：ECL
温度等级：INDUSTRIAL端子面层：Nickel/Gold/Palladium (Ni/Au/Pd)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：2 mmBase Number Matches：1

MC100EPT21MNR4G 数据手册

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MC100EPT21  
3.3VꢀDifferential  
LVPECL/LVDS/CML to  
LVTTL/LVCMOS Translator  
The MC100EPT21 is a Differential LVPECL/LVDS/CML to  
LVTTL/LVCMOS translator. Because LVPECL (Positive ECL),  
LVDS, and positive CML input levels and LVTTL/LVCMOS output  
levels are used, only +3.3 V and ground are required. The small  
outline 8−lead SOIC package makes the EPT21 ideal for applications  
which require the translation of a clock or data signal.  
http://onsemi.com  
MARKING  
DIAGRAMS*  
The V  
output allows this EPT21 to be cap coupled in either  
8
BB  
SO−8  
D SUFFIX  
CASE 751  
single−ended or differential input mode. When single−ended cap  
coupled, V output is tied to the D input and D is driven for a  
KPT21  
ALYW  
8
BB  
1
G
non−inverting buffer, or V output is tied to the D input and D is  
BB  
1
driven for an inverting buffer. When cap coupled differentially, V  
BB  
output is connected through a resistor to each input pin. If used, the  
pin should be bypassed to V via a 0.01 mF capacitor. For  
additional information see AND8020/D. For a single−ended direct  
connection use an external voltage reference source such as a resistor  
V
BB  
8
CC  
TSSOP−8  
DT SUFFIX  
CASE 948R  
KA21  
8
ALYWG  
1
G
divider. Do not use V for a single−ended direct connection or port to  
BB  
1
another device.  
Features  
DFN8  
MN SUFFIX  
CASE 506AA  
• 1.4 ns Typical Propagation Delay  
• Maximum Frequency > 275 MHz Typical  
• LVPECL/LVDS/CML Inputs, LVTTL/LVCMOS Outputs  
• 24 mA TTL outputs  
1
4
A
L
Y
= Assembly Location  
= Wafer Lot  
= Year  
• Operating Range: V = 3.0 V to 3.6 V with GND = 0 V  
CC  
• The 100 Series Contains Temperature Compensation  
W = Work Week  
M = Date Code  
• V Output  
BB  
G
= Pb−Free Package  
• Pb−Free Packages are Available  
(Note: Microdot may be in either location)  
*For additional marking information, refer to  
Application Note AND8002/D.  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 5 of this data sheet.  
©
Semiconductor Components Industries, LLC, 2006  
1
Publication Order Number:  
December, 2006 − Rev. 15  
MC100EPT21/D  
12345678

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