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Datasheet > 逻辑 > 移位寄存器> M74HC165B1R
M74HC165B1R PDF预览

M74HC165B1R

更新时间： 2024-10-31 22:57:55
品牌 Logo 应用领域
意法半导体 - STMICROELECTRONICS 移位寄存器触发器逻辑集成电路光电二极管
页数 文件大小 规格书
12页 478K
描述
8 BIT PISO SHIFT REGISTER

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M74HC165B1R 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：DIP
包装说明：DIP, DIP16,.3针数：16
Reach Compliance Code：unknownHTS代码：8542.39.00.01
Factory Lead Time：16 weeks风险等级：7.15
Is Samacsys：N其他特性：CLOCK INHIBIT
计数方向：RIGHT系列：HC/UH
JESD-30 代码：R-PDIP-T16JESD-609代码：e4
负载电容（CL）：50 pF逻辑集成电路类型：PARALLEL IN SERIAL OUT
最大频率@ Nom-Sup：30000000 Hz位数：8
功能数量：1端子数量：16
最高工作温度：125 °C最低工作温度：-55 °C
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：2/6 V
传播延迟（tpd）：225 ns认证状态：Not Qualified
座面最大高度：5.1 mm子类别：Shift Registers
最大供电电压 (Vsup)：6 V最小供电电压 (Vsup)：2 V
标称供电电压 (Vsup)：4.5 V表面贴装：NO
技术：CMOS温度等级：MILITARY
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：7.62 mm最小 fmax：28 MHz
Base Number Matches：1

M74HC165B1R 数据手册

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M74HC165  
8 BIT PISO SHIFT REGISTER  
■
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■
■
HIGH SPEED :  
= 15ns (TYP.) at V = 6V  
t
PD  
CC  
LOW POWER DISSIPATION:  
=4µA(MAX.) at T =25°C  
I
CC  
A
HIGH NOISE IMMUNITY:  
= V = 28 % V (MIN.)  
V
NIH  
NIL  
CC  
DIP  
SOP  
TSSOP  
T & R  
SYMMETRICAL OUTPUT IMPEDANCE:  
|I | = I = 4mA (MIN)  
OH  
OL  
BALANCED PROPAGATION DELAYS:  
t
t
ORDER CODES  
PACKAGE  
PLH  
PHL  
WIDE OPERATING VOLTAGE RANGE:  
(OPR) = 2V to 6V  
TUBE  
V
CC  
DIP  
SOP  
M74HC165B1R  
M74HC165M1R  
PIN AND FUNCTION COMPATIBLE WITH  
74 SERIES 165  
M74HC165RM13TR  
M74HC165TTR  
TSSOP  
DESCRIPTION  
The M74HC165 is an high speed CMOS 8 BIT  
PISO SHIFT REGISTER fabricated with silicon  
gate C MOS technology.  
This device contains eight clocked master slave  
RS flip-flops connected as a shift register, with  
be high. The two clock input perform identically;  
one can be used as a clock inhibit by applying a  
high signal; to permit this operation clocking is  
accomplished through a 2 input nor gate.  
To avoid double clocking, however, the inhibit  
signal should only go high while the clock is high.  
Otherwise the rising inhibit signal will cause the  
same response as rising clock edge.  
2
auxiliary  
gating  
to  
provide  
over-riding  
asynchronous parallel entry. Parallel data enters  
when the shift/load input is low. The parallel data  
can change while shift/load is low, provided that  
the recommended set-up and hold times are  
observed. For clocked operation, shift/load must  
All inputs are equipped with protection circuits  
against static discharge and transient excess  
voltage.  
PIN CONNECTION AND IEC LOGIC SYMBOLS  
July 2001  
1/12  
1234567...12

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M74HC165B1R 替代型号

型号 品牌 替代类型 描述 数据表
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