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K4S643232F-TL70

更新时间： 2024-02-18 07:35:11

品牌	Logo	应用领域
三星 - SAMSUNG		存储内存集成电路光电二极管动态存储器时钟
页数	文件大小	规格书
12页	103K
描述
2M x 32 SDRAM 512K x 32bit x 4 Banks Synchronous DRAM LVTTL

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K4S643232F-TL70 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSOP2	包装说明：	TSOP2, TSSOP86,.46,20
针数：	86	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.02
风险等级：	5.89	Is Samacsys：	N
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	5.5 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	143 MHz
I/O 类型：	COMMON	交错的突发长度：	1,2,4,8
JESD-30 代码：	R-PDSO-G86	JESD-609代码：	e0
长度：	22.22 mm	内存密度：	67108864 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	32
功能数量：	1	端口数量：	1
端子数量：	86	字数：	2097152 words
字数代码：	2000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	2MX32	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装等效代码：	TSSOP86,.46,20	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3.3 V	认证状态：	Not Qualified
刷新周期：	4096	座面最大高度：	1.2 mm
自我刷新：	YES	连续突发长度：	1,2,4,8,FP
最大待机电流：	0.002 A	子类别：	DRAMs
最大压摆率：	0.14 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	10.16 mm	Base Number Matches：	1

K4S643232F-TL70 数据手册

K4S643232F

CMOS SDRAM

PIN FUNCTION DESCRIPTION

Name

System clock

Input Function

CLK

Active on the positive going edge to sample all inputs.

Disables or enables device operation by masking or enabling all inputs except

CLK, CKE and DQM.

Chip select

Masks system clock to freeze operation from the next clock cycle.

CKE should be enabled at least one cycle prior to new command.

Disables input buffers for power down mode.

CKE

Clock enable

Row/column addresses are multiplexed on the same pins.

Row address : RA0 ~ RA10, Column address : CA0 ~ CA7

A0 ~ A10

BA0,1

RAS

Address

Selects bank to be activated during row address latch time.

Selects bank for read/write during column address latch time.

Bank select address

Row address strobe

Column address strobe

Write enable

Latches row addresses on the positive going edge of the CLK with RAS low.

Enables row access & precharge.

Latches column addresses on the positive going edge of the CLK with CAS low.

Enables column access.

CAS

Enables write operation and row precharge.

Latches data in starting from CAS, WE active.

Makes data output Hi-Z, tSHZ after the clock and masks the output.

Blocks data input when DQM active.

DQM0 ~ 3

Data input/output mask

DQ0 ~ 31

VDD/VSS

Data input/output

Data inputs/outputs are multiplexed on the same pins.

Power and ground for the input buffers and the core logic.

Power supply/ground

Isolated power supply and ground for the output buffers to provide improved noise

immunity.

VDDQ/VSSQ

Data output power/ground

No Connection

This pin is recommended to be left No connection on the device.

Rev. 1.0 (Jan. 2002)

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