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HYB18L256160BCX-7.5

更新时间： 2024-01-19 23:17:20

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奇梦达 - QIMONDA		存储内存集成电路动态存储器时钟
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DRAMs for Mobile Applications 256-Mbit Mobile-RAM

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HYB18L256160BCX-7.5 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	TFBGA, BGA54,9X9,32
针数：	54	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.24
风险等级：	5.83	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	5.4 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	133 MHz	I/O 类型：	COMMON
交错的突发长度：	1,2,4,8	JESD-30 代码：	R-PBGA-B54
长度：	12 mm	内存密度：	268435456 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	16
功能数量：	1	端口数量：	1
端子数量：	54	字数：	16777216 words
字数代码：	16000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16MX16	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装等效代码：	BGA54,9X9,32	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH	电源：	1.8 V
认证状态：	Not Qualified	刷新周期：	8192
座面最大高度：	1.2 mm	自我刷新：	YES
连续突发长度：	1,2,4,8,FP	最大待机电流：	0.00001 A
子类别：	DRAMs	最大压摆率：	0.045 mA
最大供电电压 (Vsup)：	1.95 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	宽度：	8 mm
Base Number Matches：	1

HYB18L256160BCX-7.5 数据手册

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HY[B/E]18L256160B[C/F]X-7.5

256-Mbit Mobile-RAM

Functional Description

5. Whenever a boundary of the block is reached within a given sequence, the following access wraps within the

block.

2.2.1.2

Burst Type

Accesses within a given burst may be programmed to be either sequential or interleaved; this is referred to as the

burst type and is selected via bit A3. The ordering of accesses within a burst is determined by the burst length, the

burst type and the starting column address, as shown in Table 5.

2.2.1.3

Read Latency

The Read latency, or CAS latency, is the delay, in clock cycles, between the registration of a READ command and

the availability of the first piece of output data. The latency can be programmed to 2 or 3 clocks.

If a READ command is registered at clock edge n, and the latency is m clocks, the data will be available with clock

edge n + m (for details please refer to the READ command description).

2.2.1.4

Write Burst Mode

When A9 = 0, the burst length programmed via A0-A2 applies to both read and write bursts; when A9 = 1, write

accesses consist of single data elements only.

2.2.1.5

Extended Mode Register

The Extended Mode Register controls additional low power features of the device. These include the Partial Array

Self Refresh (PASR, bits A0-A2)), the Temperature Compensated Self Refresh (TCSR, bits A3-A4)) and the drive

strength selection for the DQs (bits A5-A6). The Extended Mode Register is programmed via the MODE

again or the device loses power.

The Extended Mode Register must be loaded when all banks are idle, and the controller must wait the specified

time before initiating any subsequent operation. Violating either of these requirements result in unspecified

operation.

Reserved states should not be used, as unknown operation or incompatibility with future versions may result.

EMR

Extended Mode Register

(BA[1:0] = 10_B)

BA1

BA0

A12

A11

A10

(TCSR)

PASR

Field Bits Type Description

[6:5]

Selectable Drive Strength

00 Full Drive Strength

01 Half Drive Strength (default)

Note:All other bit combinations are RESERVED.

TCSR [4:3]

Temperature Compensated Self Refresh

XX Superseded by on-chip temperature sensor (see text)

Data Sheet

Rev. 1.11, 2007-01

07142005-CR47-RB2E

1...7 8 91011 12 13...48

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