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CYW2332BCITR

更新时间： 2024-11-28 18:31:15
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
13页 228K
描述
PLL Frequency Synthesizer, 3.50 X 4.50 MM, CSP-24

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CYW2332BCITR 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFN包装说明：3.50 X 4.50 MM, CSP-24
针数：24Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.92
其他特性：SELECTABLE PRESCALER RATIOS OF 64/65 OR 128/129 FOR 1.2 GHZ AND 8/9 OR 16/17 FOR 600 MHZ模拟集成电路 - 其他类型：PLL FREQUENCY SYNTHESIZER
JESD-30 代码：R-XQCC-N24JESD-609代码：e0
长度：4.5 mm功能数量：1
端子数量：24最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：QCCN封装等效代码：LCC24,.17X.14,20
封装形状：RECTANGULAR封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3/5 V
认证状态：Not Qualified座面最大高度：1.2 mm
子类别：PLL or Frequency Synthesis Circuits最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：2.7 V标称供电电压 (Vsup)：3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：3.5 mm
Base Number Matches：1

CYW2332BCITR 数据手册

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32  
PRELIMINARY  
CYW2332  
Dual Serial Input PLL with 1.2-GHz and 600-MHz Prescalers  
Features  
Applications  
• Operating voltage 2.7V to 5.5V  
• Operating frequency to 1.2 GHz and 600 MHz with in-  
puts of –15 dBm and VCC of 3.0V  
The Cypress CYW2332 is a dual serial input PLL frequency  
synthesizer designed to combine the RF and IF mixer frequen-  
cy sections of wireless communications systems. One 1.2-  
GHz and one 600-MHz prescaler, each with pulse swallow ca-  
pability are included. The device operates from 2.7V and dis-  
sipates only 15 mW.  
• Lock detect feature  
µA typical at 3.0V  
• Power-down mode ICC < 1  
• Available in a 20-pin TSSOP (Thin Shrink Small Outline  
Package)  
• Available in a 24-pin CSP (Chip Scale Package)  
• Available in a 20-pin MLF (Mirco Lead Frame Package)  
Dual Hi-Lo PLL Block Diagram  
GND (4)  
GND (7)  
VCC1 (1)  
VCC2 (20)  
VP1 (2)  
FIN1 (5)  
Prescaler  
64/65 or  
128/129  
fp1  
Binary 7-Bit  
Swallow Counter  
Binary 11-Bit  
Programmable Counter  
DOPLL1 (3)  
Phase  
Detector  
Charge  
Pump  
FIN1# (6)  
19-Bit  
Latch  
Pwr-dwn  
PLL1  
OSC_IN (8)  
fr fp  
fr1  
fr2  
15-Bit  
Monitor  
Output  
Selector  
Reference Counter  
FO/LD (10)  
20-Bit Latch  
Latch  
Selector  
LE (13)  
DATA (12)  
20-Bit Latch  
Power  
Control  
15-Bit  
Reference Counter  
22-Bit  
Shift  
Cntrl  
Reg.  
CLOCK (11)  
19-Bit  
Latch  
Pwr-dwn  
PLL2  
Phase  
Detector  
Charge  
Pump  
F
IN2 (16)  
Prescaler  
8/9 or  
16/17  
Binary 4-Bit  
Swallow Counter  
Binary 11-Bit  
Programmable Counter  
DOPLL2 (18)  
fp2  
FIN2# (15)  
GND (14)  
GND (9)  
GND (17)  
VP2 (19)  
Pin Configuration  
V
1
1
2
20  
V
2
CC  
CC  
21  
1
NC  
NC  
V 1  
19  
18  
17  
16  
15  
14  
13  
12  
11  
V 2  
P
P
20  
2
DoPLL2  
Vp1  
D PLL1  
3
D PLL2  
O
O
19  
3
GND  
DoPLL1  
1
15  
DoPLL1  
GND  
GND  
4
GND  
18  
4
Fin2  
GND  
2
3
4
5
GND  
Fin1  
14  
13  
12  
11  
Fin2  
Fin2#  
GND  
LE  
17  
5
(Top View)  
Fin1  
Fin2#  
F
1
5
F
F
2
(Top View)  
IN  
IN  
IN  
16  
6
GND  
Fin1#  
Fin1#  
GND  
F
1#  
6
2#  
IN  
15  
7
LE  
GND  
GND  
OSC_IN  
GND  
7
GND  
LE  
14  
8
DATA  
OSC_IN  
8
13  
9
NC  
NC  
9
DATA  
CLOCK  
F /LD  
10  
O
MLF  
TSSOP  
CSP  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07238 Rev. **  
Revised September 27, 2001  
1234567...13

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