5秒后页面跳转
捷配首页

Datasheet > 微控制器和处理器 > 时钟发生器> CYW305OXCT
CYW305OXCT PDF预览

CYW305OXCT

更新时间： 2024-11-27 22:06:39
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 晶体时钟发生器微控制器和处理器外围集成电路光电二极管
页数 文件大小 规格书
21页 247K
描述
Frequency Controller with System Recovery for Intel Integrated Core Logic

阅读下载

中文翻译

获取价格

CYW305OXCT 技术参数

是否Rohs认证：符合生命周期：Transferred
零件包装代码：SSOP包装说明：SSOP, SSOP56,.4
针数：56Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.51Is Samacsys：N
JESD-30 代码：R-PDSO-G56JESD-609代码：e4
长度：18.415 mm湿度敏感等级：3
端子数量：56最高工作温度：70 °C
最低工作温度：最大输出时钟频率：200 MHz
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装等效代码：SSOP56,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：2.5,3.3 V主时钟/晶体标称频率：14.318 MHz
认证状态：Not Qualified座面最大高度：2.794 mm
子类别：Clock Generators最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：20
宽度：7.5057 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

CYW305OXCT 数据手册

 浏览型号CYW305OXCT的Datasheet PDF文件第2页浏览型号CYW305OXCT的Datasheet PDF文件第3页浏览型号CYW305OXCT的Datasheet PDF文件第4页浏览型号CYW305OXCT的Datasheet PDF文件第5页浏览型号CYW305OXCT的Datasheet PDF文件第6页浏览型号CYW305OXCT的Datasheet PDF文件第7页 
W305B  
Frequency Controller with System Recovery  
for IntelIntegrated Core Logic  
• Thirteen copies of SDRAM clock  
• Eight copies of PCI clock  
Features  
• Single chip FTG solution for Intel Solano/810E/810  
• Programmable clock output frequency with less than  
• One copy of synchronous APIC clock  
• Three copies of 66-MHz outputs  
• Three copies of 48-MHz outputs  
1 MHz increment  
• Integrated fail-safe Watchdog timer for system  
recovery  
• Automatically switch to HW selected or SW  
programmed clock frequency when Watchdog timer  
time-out  
• Capable of generating system RESET after a Watchdog  
timer time-out occurs or a change in output frequency  
via SMBus interface  
• One copy of double strength 14.31818-MHz reference  
clock  
• One RESET output for system recovery  
• SMBus interface for turning off unused clocks  
Key Specifications  
CPU, SDRAM Outputs Cycle-to-Cycle Jitter: ............. 250 ps  
APIC, 48-MHz, 3V66, PCI Outputs  
• Support SMBus byte read/write and block read/write  
operations to simplify system BIOS development  
Cycle-to-Cycle Jitter:................................................... 500 ps  
• Vendor ID and Revision ID support  
CPU, 3V66 Output Skew: ........................................... 175 ps  
SDRAM, APIC, 48-MHz Output Skew: ....................... 250 ps  
PCI Output Skew: ....................................................... 500 ps  
CPU to SDRAM Skew (@ 133 MHz) ....................... ± 0.5 ns  
CPU to SDRAM Skew (@ 100 MHz)................. 4.5 to 5.5 ns  
CPU to 3V66 Skew (@ 66 MHz)........................ 7.0 to 8.0 ns  
3V66 to PCI Skew (3V66 lead).......................... 1.5 to 3.5 ns  
PCI to APIC Skew..................................................... ± 0.5 ns  
• Programmable drive strength for SDRAM and PCI  
output clocks  
• Programmable output skew between CPU, AGP, PCI  
and SDRAM  
• Maximized EMI suppression using Cypress’s Spread  
Spectrum Technology  
• Low jitter and tightly controlled clock skew  
• Two copies of CPU clock  
Pin Configuration[1]  
Block Diagram  
GND  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
VDDQ2  
APIC  
1
VDDQ3  
VDDQ3  
2
REF2X/FS3^  
GND  
3
REF2X/FS3  
X1  
X2  
XTAL  
OSC  
X1  
VDDQ2  
CPU0  
CPU1  
GND  
4
X2  
5
PLL REF FREQ  
VDDQ3  
6
VDDQ2  
CPU0:1  
3V66_0  
7
3V66_1  
8
SDRAM0  
SDRAM1  
SDRAM2  
VDDQ3  
GND  
Divider,  
Delay,  
and  
Phase  
Control  
Logic  
3V66_2  
9
2
SDATA  
SCLK  
SMBus  
Logic  
GND  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
PCI0/FS0^  
PCI1/FS1^  
PCI2/FS2^  
SDRAM3  
SDRAM4  
SDRAM5  
SDRAM6  
VDDQ3  
GND  
APIC  
GND  
(FS0:4)  
PCI3  
VDDQ3  
PCI4  
3V66_0:2  
PCI0/FS0  
VDDQ3  
3
PCI5  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
PCI6  
SDRAM7  
SDRAM8  
SDRAM9  
SDRAM10  
VDDQ3  
GND  
PLL 1  
PCI1/FS1  
PCI2/FS2  
PCI3:7  
PCI7  
GND  
48MHz  
5
48MHz/FS4^  
SDRAM0:12  
RST#  
24_48MHz/SEL24_48MHz#*  
13  
SDRAM11  
SDRAM12  
RST#  
25  
26  
27  
28  
VDDQ3  
SDATA  
GND  
VDDQ3  
SCLK  
VDDQ3  
48MHz  
48MHz/FS4  
PLL2  
24_48MHz/SEL24_48MHz#  
/2  
1. Internal 100K pull-up and 100K pull-down resistors present on inputs marked with * and ^ respectively. Design should not rely solely on internal pull-up resistor  
to set I/O pins HIGH or LOW.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07262 Rev. *B  
Revised September 1, 2004  
1234567...21

中文翻译

下载PDF

与CYW305OXCT相关器件

型号 品牌 获取价格 描述 数据表
CYW311OXC CYPRESS

获取价格

 		FTG for VIA⑩ Pro-266 DDR Chipset
CYW311OXC SPECTRALINEAR

获取价格

 		FTG for VIA⑩ Pro-266 DDR Chipset
CYW311OXCT CYPRESS

获取价格

 		FTG for VIA⑩ Pro-266 DDR Chipset
CYW311OXCT SPECTRALINEAR

获取价格

 		FTG for VIA⑩ Pro-266 DDR Chipset
CYW312OXC CYPRESS

获取价格

 		FTG for VIA⑩ K7 Series Chipset with Programma
CYW312OXC SPECTRALINEAR

获取价格

 		FTG for VIA⑩ K7 Series Chipset with Programma
CYW312OXCT SPECTRALINEAR

获取价格

 		FTG for VIA⑩ K7 Series Chipset with Programma
CYW312OXCT CYPRESS

获取价格

 		FTG for VIA⑩ K7 Series Chipset with Programma
CYW320OXC-3 SPECTRALINEAR

获取价格

 		200 MHz Spread Spectrum Clock Synthesizer/Driver with Differential CPU Outputs
CYW320OXC-3 CYPRESS

获取价格

 		200-MHz Spread Spectrum Clock Synthesizer/Driver

与CYW305OXCT相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证