CY2DL1504ZXC

更新时间： 2024-11-25 09:41:51

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赛普拉斯 - CYPRESS		时钟驱动器逻辑集成电路光电二极管
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14页	302K
描述
1:4 Differential LVDS Fanout Buffer with Selectable Clock Input

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CY2DL1504ZXC 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	TSSOP-20
针数：	20	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.31.00.01
风险等级：	8.54	Is Samacsys：	N
其他特性：	ALSO OPERATES WITH 3.135V TO 3.465V SUPPLY	系列：	2DL
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	R-PDSO-G20
JESD-609代码：	e3	长度：	6.5 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	湿度敏感等级：	3
功能数量：	1	反相输出次数：
端子数量：	20	实输出次数：	4
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP20,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
电源：	2.5/3.3 V	Prop。Delay @ Nom-Sup：	0.48 ns
传播延迟（tpd）：	0.48 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.03 ns	座面最大高度：	1.1 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	2.625 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	4.4 mm
最小 fmax：	1500 MHz	Base Number Matches：	1

CY2DL1504ZXC 数据手册

CY2DL1504

1:4 Differential LVDS Fanout Buffer

with Selectable Clock Input

Features

Functional Description

■ Select between low-voltage positive emitter-coupled logic

(LVPECL) or low-voltage differential signal (LVDS) input pairs

to distribute to four LVDS output pairs

The CY2DL1504 is an ultra-low noise, low-skew,

low-propagation delay 1:4 differential LVDS fanout buffer

targeted to meet the requirements of high-speed clock

distribution applications. The CY2DL1504 can select between

LVPECL or LVDS input clock pairs using the IN_SEL pin. The

synchronous clock enable function ensures glitch-free output

transitions during enable and disable periods. The output enable

function allows the outputs to be asynchronously driven to a

high-impedance state. The device has a fully differential internal

architecture that is optimized to achieve low-additive jitter and

low-skew at operating frequencies of up to 1.5 GHz.

■ 30-ps maximum output-to-output skew

■ 480-ps maximum propagation delay

■ 0.11-ps maximum additive RMS phase jitter at 156.25 MHz

(12-kHz to 20-MHz offset)

■ Up to 1.5-GHz operation

■ Output enable and synchronous clock enable functions

■ 20-pin thin shrunk small outline package (TSSOP)

■ 2.5-V or 3.3-V operating voltage^[1]

■ Commercial and industrial operating temperature range

Logic Block Diagram

V_DD

V_SS

Q0#

IN0

IN0#

Q1#

IN1

IN1#

Q2#

IN_SEL

Q3#

R_P

V_DD

R_P

CLK_EN

V_DD

R_P

Note

1. Input AC-coupling capacitors are required for voltage-translation applications.

Cypress Semiconductor Corporation

Document Number: 001-56312 Rev. *F

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised March 29, 2011

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