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CDP1822CD3 PDF预览

CDP1822CD3

更新时间： 2024-11-06 21:10:15
品牌 Logo 应用领域
瑞萨 - RENESAS 静态存储器内存集成电路
页数 文件大小 规格书
5页 26K
描述
256X4 STANDARD SRAM, 500ns, CDIP22, SIDE BRAZED, DIP-22

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CDP1822CD3 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP22,.4
针数：22Reach Compliance Code：not_compliant
ECCN代码：3A001.A.2.CHTS代码：8542.32.00.41
风险等级：5.89最长访问时间：500 ns
JESD-30 代码：R-CDIP-T22JESD-609代码：e0
内存密度：1024 bit内存集成电路类型：STANDARD SRAM
内存宽度：4功能数量：1
端子数量：22字数：256 words
字数代码：256工作模式：ASYNCHRONOUS
最高工作温度：125 °C最低工作温度：-55 °C
组织：256X4输出特性：3-STATE
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：DIP
封装等效代码：DIP22,.4封装形状：RECTANGULAR
封装形式：IN-LINE并行/串行：PARALLEL
电源：5 V认证状态：Not Qualified
筛选级别：38535Q/M;38534H;883B座面最大高度：5.72 mm
最大待机电流：0.00038 A最小待机电流：2 V
子类别：SRAMs最大压摆率：0.01 mA
最大供电电压 (Vsup)：6.5 V最小供电电压 (Vsup)：4 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：MILITARY
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
宽度：10.16 mmBase Number Matches：1

CDP1822CD3 数据手册

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CDP1822C/3  
High-Reliability CMOS  
256-Word x 4-Bit LSI Static RAM  
March 1997  
Features  
Description  
• For Applications in Aerospace, Military, and Critical  
Industrial Equipment  
The CDP1822C/3 is a 256 word by 4-bit random access  
memory designed for use in memory systems where high  
speed, low operating current, and simplicity in use are  
desirable. The CDP1822 features high speed and excellent  
noise immunity. It has separate data inputs and outputs and  
utilizes a single power supply of 4V to 6.5V.  
• Interfaces Directly with CDP1802 Microprocessor  
• Very Low Operating Current  
- At V  
= 5V and Cycle Time = 1µs . . . . . . 4mA (Typ)  
DD  
Two Chip Select inputs simplify system expansion. An output  
Disable control provides Wire-OR-capability and is also  
useful in common Input/Output systems. The Output Disable  
input allows this RAM to be used in common data Input/Out-  
put systems by forcing the output into a high impedance  
state during a write operation independent of the Chip Select  
input condition. The output assumes a high impedance state  
when the Output Disable is at high level or when the chip is  
deselected by CS1 and/or CS2.  
• Static CMOS Silicon-On-Sapphire Circuitry  
- CD4000 Series Compatible  
• Industry Standard Pinout  
• Two Chip Select Inputs - Simple Memory Expansion  
• Memory Retention for Standby. . . . . . . . . . . . . 2V (Min)  
Battery Voltage  
• Single Power Supply Operation . . . . . . . . . . 4V to 6.5V  
The high noise immunity of the CMOS technology is  
preserved in this design. For TTL interfacing at 5V operation,  
excellent system noise margin is preserved by using an  
external pull-up resistor at each input.  
• High Noise Immunity 30% of V . . . . . . . . . 4V to 6.5V  
DD  
• Output Disable for Common I/O Systems  
• Three-State Data Output for Bus Oriented Systems  
• Separate Data Inputs and Outputs  
• Latch-Up-Free Transient Radiation Tolerance  
Ordering Information  
PART  
PACKAGE  
SBDIP  
TEMP. RANGE  
NUMBER  
PKG. NO.  
o
o
-55 C to +125 C CDP1822CD3  
D22.4A  
Pinout  
CDP1822C/3 (SBDIP)  
OPERATIONAL MODES  
INPUTS  
TOP VIEW  
CHIP  
CHIP  
22  
V
DD  
A3  
A2  
A1  
A0  
A5  
A6  
A7  
1
2
SELECT SELECT OUTPUT READ/  
21 A4  
1
2
DISABLE WRITE  
3
MODE  
Read  
(CS1)  
(CS2)  
(OD)  
(R/W)  
OUTPUT  
Read  
20  
19  
18  
17  
16  
15  
14  
13  
12  
R/W  
4
CS1  
O. D.  
CS2  
DO4  
DI4  
0
0
0
1
1
1
0
0
1
1
0
0
5
Write  
Data In  
6
Write  
High  
Impedance  
7
8
Standby  
Standby  
1
X
X
X
0
X
X
1
X
X
X
High  
Impedance  
V
SS  
9
DI1  
DO3  
DI3  
High  
Impedance  
10  
11  
DO1  
DI2  
DO2  
Output  
X
High  
Disable  
Impedance  
Logic 1 = High, Logic 0 = Low, X = Don’t Care  
CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.  
File Number 2981.1  
http://www.intersil.com or 407-727-9207 | Copyright © Intersil Corporation 1999  
6-19  
12345

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