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CDP1821CD3

更新时间： 2024-02-05 03:15:41

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英特矽尔 - INTERSIL		内存集成电路静态存储器
页数	文件大小	规格书
7页	36K
描述
High-Reliability CMOS 1024-Word x 1-Bit Static RAM

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CDP1821CD3 技术参数

生命周期：	Active	Reach Compliance Code：	unknown
风险等级：	5.79	Is Samacsys：	N
最长访问时间：	255 ns	JESD-30 代码：	R-CDIP-T16
内存密度：	1024 bit	内存集成电路类型：	STANDARD SRAM
内存宽度：	1	功能数量：	1
端子数量：	16	字数：	1024 words
字数代码：	1000	工作模式：	ASYNCHRONOUS
最高工作温度：	125 °C	最低工作温度：	-55 °C
组织：	1KX1	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装形状：	RECTANGULAR	封装形式：	IN-LINE
并行/串行：	PARALLEL	认证状态：	COMMERCIAL
最大供电电压 (Vsup)：	6.5 V	最小供电电压 (Vsup)：	4 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	MILITARY
端子形式：	THROUGH-HOLE	端子位置：	DUAL
Base Number Matches：	1

CDP1821CD3 数据手册

CDP1821C/3

Read Cycle Dynamic Electrical Speciﬁcations t , t = 10ns, C = 50pF

-55 C, +25 C

+125 C

PARAMETER

Data Access Time (Note 1)

Read Cycle Time

SYMBOL

(V)

MIN MAX

MIN

MAX

UNITS

190

255

Output Enable Time

Output Disable Time

NOTE:

DIS

1. 100% testing. All other limits are designer’s parameters under given test conditions and do not represent 100% testing.

DOA

(NOTE 1)

(NOTE 2)

A0 - A9

(NOTE 4)

R/W

(NOTE 3)

DOH

(NOTE 5)

HIGH

DATA OUT

VALID

DATA OUT

(NOTE 5)

IMPEDANCE

NOTES:

1. Chip-Select (CS) permitted to change from high to low level or remain low on a selected device.

2. Chip-Select (CS) permitted to change from low to high level or remain low.

3. Read/Write (R/W) must be at a high level during all address transitions.

4. Don’t care.

5. Data-Out (DO) is a high impedance within t

ns after the falling edge of R/W or the rising edge of CS.

DIS

FIGURE 1. READ CYCLE TIMING DIAGRAM

6-8

1 2 345 6 7

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