Datasheet > 74LVC1G175GW

74LVC1G175GW

更新时间： 2024-11-21 20:24:27

品牌	Logo	应用领域
飞利浦 - PHILIPS		光电二极管逻辑集成电路触发器
页数	文件大小	规格书
17页	80K
描述
D Flip-Flop, 1-Func, Positive Edge Triggered, CMOS, PDSO6

阅读下载

中文翻译

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

74LVC1G175GW 技术参数

是否Rohs认证：	符合	生命周期：	Transferred
包装说明：	TSSOP, TSSOP6,.08	Reach Compliance Code：	unknown
风险等级：	5.72	JESD-30 代码：	R-PDSO-G6
JESD-609代码：	e3	负载电容（CL）：	50 pF
逻辑集成电路类型：	D FLIP-FLOP	最大频率@ Nom-Sup：	175000000 Hz
最大I（ol）：	0.024 A	湿度敏感等级：	1
功能数量：	1	端子数量：	6
最高工作温度：	125 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP6,.08	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	包装方法：	TAPE AND REEL
电源：	3.3 V	Prop。Delay @ Nom-Sup：	7.5 ns
认证状态：	Not Qualified	子类别：	FF/Latches
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.635 mm	端子位置：	DUAL
触发器类型：	POSITIVE EDGE	Base Number Matches：	1

74LVC1G175GW 数据手册

74LVC1G175

Single D-type ﬂip-ﬂop with reset; positive-edge trigger

Rev. 01 — 18 October 2004

Product data sheet

1. General description

The 74LVC1G175 is a high-performance, low-voltage, Si-gate CMOS device, superior

to most advanced CMOS compatible TTL families.

The input can be driven from either 3.3 V or 5 V devices. This feature allows the use of

this device in a mixed 3.3 V and 5 V environment.

This device is fully speciﬁed for partial power-down applications using I_off. The I_offcircuitry

disables the output, preventing the damaging backﬂow current through the device when

it is powered down.

The 74LVC1G175 is a single positive edge triggered D-type ﬂip-ﬂop with individual

data (D) input, clock (CP) input, master reset (MR) input, and Q output.

The master reset (MR) is an asynchronous active LOW input and operate independently

of the clock input. Information on the data input is transferred to the Q output on the

LOW-to-HIGH transition of the clock pulse. The D input must be stable one set-up time

prior to the LOW-to-HIGH clock transition, for predictable operation.

Schmitt-trigger action at all inputs makes the circuit highly tolerant to slower input rise and

fall times.

2. Features

■ Wide supply voltage range from 1.65 V to 5.5 V

■ 5 V tolerant inputs for interfacing with 5 V logic

■ High noise immunity

■ Complies with JEDEC standard:

◆ JESD8-7 (1.65 V to 1.95 V)

◆ JESD8-5 (2.3 V to 2.7 V)

◆ JESD8B/JESD36 (2.7 V to 3.6 V).

■ ±24 mA output drive (V_CC= 3.0 V)

■ ESD protection:

◆ HBM EIA/JESD22-A114-B exceeds 2000 V

◆ MM EIA/JESD22-A115-A exceeds 200 V.

■ CMOS low power consumption

■ Latch-up performance exceeds 250 mA

■ Direct interface with TTL levels

■ Inputs accept voltages up to 5 V

■ Multiple package options

■ Speciﬁed from −40 °C to +85 °C and −40 °C to +125 °C.

12 3 4 5 6 7...17

中文翻译

下载PDF

与74LVC1G175GW相关器件

型号	品牌	获取价格	描述	数据表
74LVC1G175GW.125	NXP	获取价格	Single D-type flip-flop with reset; positive-edge trigger
74LVC1G175GW-Q100	NXP	获取价格	IC D FLIP-FLOP, FF/Latch
74LVC1G175GW-Q100	NEXPERIA	获取价格	Single D-type flip-flop with reset; positive-edge trigger
74LVC1G175GW-Q100H	NXP	获取价格	74LVC1G175-Q100 - Single D-type flip-flop with reset; positive-edge trigger TSSOP 6-Pin
74LVC1G175-Q100	NEXPERIA	获取价格	Single D-type flip-flop with reset; positive-edge trigger
74LVC1G17FW4-7	DIODES	获取价格	SINGLE SCHMITT-TRIGGER BUFFER
74LVC1G17FZ4-7	DIODES	获取价格	SINGLE SCHMITT-TRIGGER BUFFER
74LVC1G17GF	NXP	获取价格	Single Schmitt trigger buffer
74LVC1G17GM	NXP	获取价格	Single Schmitt-trigger buffer
74LVC1G17GM	NEXPERIA	获取价格	Single Schmitt trigger bufferProduction

与74LVC1G175GW相关文章

解析光耦仿真器：升级光耦合器技术的必要性
2024-11-18

31
英伟达新一代Blackwell GPU过热问题致交付延迟
2024-11-18

22
国产厂商思特威CMOS图像传感器芯片单月出货超1亿颗，技术创新引领行业发展
2024-11-14

51
台积电5nm和3nm产能利用率达100%，半导体行业景气度持续攀升
2024-11-14

50

产品中心

服务支持

精选活动

关于我们

帮助中心

74LVC1G175GW

74LVC1G175GW 技术参数

74LVC1G175GW 数据手册

与74LVC1G175GW相关器件

与74LVC1G175GW相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

74LVC1G175GW

74LVC1G175GW 技术参数

74LVC1G175GW 数据手册

与74LVC1G175GW相关器件

与74LVC1G175GW相关文章

您还可以找

您在本页遇到什么问题？