XRK39910CD-5

更新时间： 2024-09-16 02:51:35

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艾科嘉 - EXAR		时钟驱动器逻辑集成电路光电二极管
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9页	255K
描述
3.3V LOW SKEW PLL CLOCK DRIVER

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XRK39910CD-5 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
Objectid：	2101287753	零件包装代码：	SOIC
包装说明：	SOP, SOP24,.4	针数：	24
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
compound_id：	9992856	风险等级：	5.92
系列：	39910	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G24	长度：	15.4 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	最大I（ol）：	0.012 A
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	24
实输出次数：	8	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP24,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	225	电源：	3.3 V
Prop。Delay @ Nom-Sup：	0.5 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.5 ns	座面最大高度：	2.65 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7.5 mm	Base Number Matches：	1

XRK39910CD-5 数据手册

XRK39910

3.3V LOW SKEW PLL CLOCK DRIVER

JULY 2006

REV. 1.0.0

FEATURES

FUNCTIONAL DESCRIPTION

• Eight zero delay outputs

The XRK39910 is a high fanout phase locked-loop

clock driver intended for high performance computing

and data-communications applications. It has eight

zero delay LVTTL outputs.

When the OE pin is held low, all the outputs are syn-

chronously enabled. However, if OE is held high, all

the outputs except Q²and Q3 are synchronously dis-

abled.

Furthermore, when the PE is held high, all the outputs

are synchronized with the positive edge of the CLKIN.

When PE is held low, all the outputs are synchronized

with the negative edge of CLKIN.

The FB_IN signal is compared with the input CLKIN

signal at the phase detector in order to drive the

VCO. Phase differences cause the VCO of the PLL to

adjust upwards or downwards accordingly.

An internal loop filter moderates the response of the

VCO to the phase detector. The loop filter transfer

function has been chosen to provide minimal jitter (or

frequency variation) while still providing accurate

responses to input frequency changes.

• 12mA balanced drive outputs

• Output frequency: 15MHz to 85MHz

• <250ps of output to output skew

• Low Jitter: <200ps peak-to-peak

• 3 skew grades

• External feedback, internal loop filter

• Selectable

synchronization

• Synchronous output enable

positive

negative

edge

• 3-level inputs for PLL range control

• PLL bypass for DC testing

• Available in SOIC package

FIGURE 2. PIN CONFIGURATION

CLKIN

V_DDPLL

FSEL

GND

Bypass

FIGURE 1. FUNCTIONAL BLOCK DIAGRAM

V_DD

XRK39910

GND

CLKIN

FB_IN

Ref

VCO

GND

PLL

Feedback

V_DD

FB_IN

FSEL*

Bypass*

* Tri-Level inputs

Exar Corporation 48720 Kato Road, Fremont CA, 94538 • (510) 668-7000 • FAX (510) 668-7017 • www.exar.com

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