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XRK4991AIJ-5

更新时间： 2024-11-02 03:13:51

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艾科嘉 - EXAR		时钟
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描述
3.3V HIGH-SPEED (85 MHZ) PROGRAMMABLE SKEW CLOCK BUFFER

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XRK4991AIJ-5 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFJ	包装说明：	QCCJ, LDCC32,.5X.6
针数：	32	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.92
其他特性：	ALSO OPERATES WITH 3.3V SUPPLY	系列：	4991
输入调节：	STANDARD	JESD-30 代码：	R-PQCC-J32
JESD-609代码：	e0	长度：	14 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	最大I（ol）：	0.012 A
功能数量：	1	反相输出次数：
端子数量：	32	实输出次数：	8
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	QCCJ
封装等效代码：	LDCC32,.5X.6	封装形状：	RECTANGULAR
封装形式：	CHIP CARRIER	峰值回流温度（摄氏度）：	215
电源：	3.3 V	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.7 ns	座面最大高度：	3.56 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	2.625 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	J BEND
端子节距：	1.27 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	11.465 mm
最小 fmax：	100 MHz	Base Number Matches：	1

XRK4991AIJ-5 数据手册

PRELIMINARY

3.3V HIGH-SPEED (85 MHZ) PROGRAMMABLE SKEW CLOCK BUFFER

XRK4991A

FEBRUARY 2005

REV.P1.0.2

at the clock destination. This feature minimizes clock

distribution difficulty while allowing maximum system

clock speed and flexibility.

FUNCTIONAL DESCRIPTION

The XRK4991A 3.3V High-Speed Low-Voltage

Programmable Skew Clock Buffer offers user

selectable control over system clock functions to

optimize the timing of high-performance computer

systems. Eight individual drivers, arranged as four

pairs of user-controllable outputs, can each drive

terminated transmission lines with impedances as

low as 50Ω while delivering minimal and specified

output skews and full-swing logic levels (LVTTL).

FEATURES

• Ref input is 5V tolerant

• 3 pairs of programmable skew outputs

• Low skew: 200ps same pair, 250ps all outputs

• Selectable

positive

negative

edge

synchronization: Excellent for DSP applications

Each output can be hardwired to one of nine delay or

function configurations. Delay increments of 0.7 to

1.5 ns are determined by the operating frequency

with outputs able to skew up to ±6 time units from

their nominal “zero” skew position. The completely

integrated PLL allows external load and transmission

line delay effects to be canceled. When this “zero

delay” capability is combined with the selectable

output skew functions, the user can create output-to-

output delays of up to ±12 time units.

• Synchronous output enable

• Output frequency: 3.75MHz to 85MHz

• 2x, 4x, 1/2, and 1/4 outputs

• 2 skew grades

• 3-level inputs for skew and PLL range control

• PLL bypass for DC testing

• External feedback, internal loop filter

• 12mA balanced drive outputs

• 32-pin PLCC package

• Jitter < 200 ps peak-to-peak (< 25 ps RMS)

• Green packaging

Divide-by-two and divide-by-four output functions are

provided for additional flexibility in designing complex

clock systems. When combined with the internal PLL,

these divide functions allow distribution of a low-

frequency clock that can be multiplied by two or four

FIGURE 1. BLOCK DIAGRAM OF THE XRK4991A

TEST

FB_IN

PHASE

FREQ

DET

VCO AND TIME

UNIT GENERATOR

FILTER

CLKIN

FSEL

QD0

QD1

SELD0

SELD1

Select Inputs

SKEW

QC0

QC1

SELC0

SELC1

SELECT

QB0

QB1

SELB0

SELB1

MATRIX

QA0

QA1

SELA0

SELA1

Exar Corporation 48720 Kato Road, Fremont CA, 94538 • (510) 668-7000 • FAX (510) 668-7017 • www.exar.com

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