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TC51WHM516AXGN65

更新时间： 2024-01-30 15:45:05
品牌 Logo 应用领域
东芝 - TOSHIBA 存储静态存储器栅
页数 文件大小 规格书
11页 199K
描述
TOSHIBA MOS DIGITAL INTEGRATED CIRCUIT SILICON GATE CMOS, 2,097,152-WORD BY 16-BIT CMOS PSEUDO STATIC RAM

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TC51WHM516AXGN65 技术参数

生命周期：Obsolete零件包装代码：BGA
包装说明：TFBGA,针数：48
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.83
Is Samacsys：NBase Number Matches：1

TC51WHM516AXGN65 数据手册

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TC51WHM516AXGN65,70  
AC CHARACTERISTICS AND OPERATING CONDITIONS  
(Ta = −25°C to 85°C, V = 2.6 to 3.3 V) (See Note 5 to 11)  
DD  
TC51WHM516AXGN  
SYMBOL  
PARAMETER  
UNIT  
65  
70  
MIN  
65  
10  
0
MAX  
10000  
65  
MIN  
70  
10  
0
MAX  
10000  
70  
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
Read Cycle Time  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
µs  
ms  
ns  
µs  
RC  
Address Access Time  
ACC  
CO  
Chip Enable ( CE1 ) Access Time  
Output Enable Access Time  
Data Byte Control Access Time  
Chip Enable Low to Output Active  
Output Enable Low to Output Active  
Data Byte Control Low to Output Active  
Chip Enable High to Output High-Z  
Output Enable High to Output High-Z  
Data Byte Control High to Output High-Z  
Output Data Hold Time  
65  
70  
25  
25  
OE  
25  
25  
BA  
COE  
OEE  
BE  
0
0
10  
65  
30  
10  
65  
50  
60  
60  
0
20  
10  
70  
30  
10  
70  
50  
60  
60  
0
20  
OD  
20  
20  
ODO  
BD  
20  
20  
OH  
Page Mode Time  
10000  
10000  
PM  
Page Mode Cycle Time  
PC  
Page Mode Address Access Time  
Page Mode Output Data Hold Time  
Write Cycle Time  
30  
30  
AA  
AOH  
WC  
WP  
CW  
BW  
AS  
10000  
10000  
Write Pulse Width  
Chip Enable to End of Write  
Data Byte Control to End of Write  
Address Set-up Time  
Write Recovery Time  
0
0
WR  
ODW  
OEW  
DS  
WE Low to Output High-Z  
WE High to Output Active  
Data Set-up Time  
0
20  
0
20  
30  
0
30  
0
Data Hold Time  
DH  
CE2 Set-up Time  
0
0
CS  
CE2 Hold Time  
300  
10  
0
300  
10  
0
CH  
CE2 Pulse Width  
DPD  
CHC  
CHP  
CE2 Hold from CE1  
CE2 Hold from Power On  
30  
30  
AC TEST CONDITIONS  
PARAMETER  
CONDITION  
Output load  
30 pF + 1 TTL Gate  
− 0.2 V, 0.2 V  
Input pulse level  
Timing measurements  
Reference level  
V
DD  
V
× 0.5  
× 0.5  
DD  
V
DD  
t , t  
R
5 ns  
F
2002-03-14 4/11  
1234567...11

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