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SY100E256JC

更新时间： 2024-11-19 22:42:35
品牌 Logo 应用领域
麦瑞 - MICREL 触发器锁存器逻辑集成电路
页数 文件大小 规格书
4页 64K
描述
3-BIT 4:1 MUX-LATCH

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SY100E256JC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：PLASTIC, LCC-28Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.78
Is Samacsys：N其他特性：THREE 4:1 MUX FOLLOWED BY LATCH
系列：100EJESD-30 代码：S-PQCC-J28
JESD-609代码：e0长度：11.48 mm
逻辑集成电路类型：D LATCH湿度敏感等级：1
位数：3功能数量：1
输入次数：4端子数量：28
最高工作温度：85 °C最低工作温度：
输出特性：OPEN-EMITTER输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC28,.5SQ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：240
电源：-4.5 V最大电源电流（ICC）：96 mA
Prop。Delay @ Nom-Sup：0.9 ns传播延迟（tpd）：0.8 ns
认证状态：Not Qualified座面最大高度：4.57 mm
子类别：Multiplexer/Demultiplexers表面贴装：YES
技术：ECL温度等级：COMMERCIAL EXTENDED
端子面层：Tin/Lead (Sn85Pb15)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30触发器类型：LOW LEVEL
宽度：11.48 mmBase Number Matches：1

SY100E256JC 数据手册

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3-BIT 4:1  
MUX-LATCH  
SY10E256  
SY100E256  
DESCRIPTION  
FEATURES  
■ 950ps max. data to output  
The SY10/100E256 offer three 4:1 multiplexers followed  
by latches with differential outputs designed for use in new,  
high-performance ECL systems. Separate Select controls  
are provided for the leading 2:1 mux pairs (see block  
diagram).  
■ Extended 100E VEE range of –4.2V to –5.5V  
■ 850ps max. latch enable to output  
■ Separate select controls  
■ Differential outputs  
When the Latch Enable (LEN) is at a logic LOW, the latch  
istransparentandoutputdataiscontrolledbythemultiplexer  
select controls. A logic HIGH on LEN latches the outputs.  
The Master Reset (MR) overrides all other controls to set  
the Q outputs LOW.  
■ Fully compatible with industry standard 10KH,  
100K ECL levels  
■ Internal 75KΩ input pulldown resistors  
■ Fully compatible with Motorola MC10E/100E256  
■ Available in 28-pin PLCC package  
PIN CONFIGURATION  
BLOCK DIAGRAM  
D
0a  
0b  
D
Q
0
0
D
D
D
0c  
0d  
E
N
Q
25  
24 23 22 21 20 19  
R
R
R
SEL1A  
SEL1B  
18  
17  
16  
15  
14  
13  
12  
26  
27  
28  
1
Q
Q
2
2
D1a  
D1b  
D1c  
D1d  
SEL  
2
V
CC  
D
Q
1
1
TOP VIEW  
PLCC  
V
EE  
Q
Q
1
1
E
N
Q
LEN  
MR  
2
J28-1  
3
V
CCO  
D2a  
D2b  
D2c  
D2d  
D
1c  
4
Q
0
5
6
7
8
9
10 11  
Q
2
2
D
E
N
Q
SEL1A  
SEL1B  
PIN NAMES  
SEL  
2
LEN  
MR  
Pin  
D0x–D2x  
SEL1A, SEL1B  
SEL2  
Function  
Parallel Data Inputs  
First-stage Select Inputs  
Second-stage Select Input  
Latch Enable  
LEN  
MR  
Master Reset  
Q0, Q0–Q2, Q2  
VCCO  
Data Outputs  
VCC to Output  
Rev.: C  
Amendment: /1  
Issue Date: February, 1998  
1
1234

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