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Datasheet > 逻辑 > 总线驱动器/收发器> SY100E336JZ
SY100E336JZ PDF预览

SY100E336JZ

更新时间： 2024-11-20 05:04:31
品牌 Logo 应用领域
麦瑞 - MICREL 总线驱动器总线收发器逻辑集成电路
页数 文件大小 规格书
4页 66K
描述
3-BIT REGISTERED BUS TRANSCEIVER

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SY100E336JZ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QLCC
包装说明：QCCJ,针数：28
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.53Is Samacsys：N
系列：100EJESD-30 代码：S-PQCC-J28
JESD-609代码：e3长度：11.48 mm
逻辑集成电路类型：REGISTERED BUS TRANSCEIVER湿度敏感等级：2
位数：3功能数量：1
端口数量：2端子数量：28
最高工作温度：85 °C最低工作温度：
输出特性：OPEN-EMITTER WITH CUT-OFF输出极性：INVERTED
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：260传播延迟（tpd）：1 ns
认证状态：Not Qualified座面最大高度：4.57 mm
表面贴装：YES技术：ECL
温度等级：COMMERCIAL EXTENDED端子面层：Matte Tin (Sn)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：11.48 mmBase Number Matches：1

SY100E336JZ 数据手册

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3-BIT REGISTERED  
BUS TRANSCEIVER  
SY10E336  
SY100E336  
FEATURES  
DESCRIPTION  
■ 25Ω cutoff bus output  
The SY10/100E336 offer three bus transceivers with  
both transmit and receive registers and are designed for  
use in new, high-performance ECL systems. The bus  
outputs (BUS0 - BUS2) are designed to drive a 25Ω bus.  
The receive outputs (Q0 – Q2) are specified for 50Ω. The  
bus outputs feature a normal logic HIGH level (VOH) and a  
cutoff LOW level when at a logic LOW. At cutoff, the outputs  
go to –2.0V and the output emitter-follower is “off”,  
presenting a high impedance to the bus. The bus outputs  
have edge slow-down capacitors.  
■ Extended 100E VEE range of –4.2V to –5.5V  
■ 50Ω receiver output  
■ Transmit and receive registers  
■ 1500ps max. clock to bus  
■ 1000ps max. clock to Q  
■ Internal edge slow-down capacitors on bus outputs  
■ Additional package ground pins  
■ Fully compatible with industry standard 10KH,  
The Transmit Enable pins (TEN) determine whether  
current data is held in the transmit register or new data is  
loaded from the A/B inputs. A logic LOW on both of the bus  
enable inputs (BUSEN), when clocked through the register,  
disables the bus outputs to –2.0V.  
The receiver section clocks bus data into the receive  
registers after gating with the Receive Enable (RXEN)  
input.  
100K ECL levels  
■ Internal 75KΩ input pulldown resistors  
■ Fully compatible with Motorola MC10E/100E336  
■ Available in 28-pin PLCC package  
All registers are clocked by rising edge of CLK1 or CLK2  
(or both).  
Additional grounding is provided through the ground  
pins (GND) which should be connected to 0V. The GND  
pins are not electrically connected to the chip.  
BLOCK DIAGRAM  
0
1
D
D
D
Q
Q
Q
25 CUTOFF  
A0  
B0  
PIN NAMES  
BUS0  
Q0  
D
Q
50  
50  
50  
Pin  
A0–A2  
Function  
0
1
Data Inputs A  
25 CUTOFF  
A1  
B1  
BUS1  
Q1  
B0–B2  
Data Inputs B  
D
Q
TEN1, 2  
RXEN  
Transmit Enable Inputs  
Receive Enable Input  
Bus Enable Inputs  
Clock Inputs  
0
1
25 CUTOFF  
A2  
B2  
BUS2  
Q2  
BUSEN1, 2  
CLK1, 2  
BUS0–BUS2  
Q0–Q2  
D
Q
TEN1  
TEN2  
25Ω Cutoff Bus Outputs  
Receive Data Outputs  
VCC to Output  
RXEN  
BUSEN1  
BUSEN2  
D
Q
VCCO  
CLK1  
CLK2  
Rev.: G  
Amendment: /0  
M9999-032206  
hbwhelp@micrel.com or (408) 955-1690  
1
Issue Date: March 2006  
1234

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SY100E336JZ 替代型号

型号 品牌 替代类型 描述 数据表
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 		QUAD DIFFERENTIAL AND/NAND
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