5秒后页面跳转
捷配首页

Datasheet > 暂无类别数据> SNJ54ACT74W
SNJ54ACT74W PDF预览

SNJ54ACT74W

更新时间： 2024-09-09 05:04:39
品牌 Logo 应用领域
德州仪器 - TI 触发器
页数 文件大小 规格书
16页 529K
描述
DUAL POSITIVE-EDGE-TRIGGERED D-TYPE FLIP-FLOPS WITH CLEAR AND PRESET

阅读下载

中文翻译

获取价格

SNJ54ACT74W 技术参数

生命周期：Active零件包装代码：DFP
包装说明：DFP, FL14,.3针数：14
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01Factory Lead Time：6 weeks
风险等级：5.17系列：ACT
JESD-30 代码：R-GDFP-F14长度：9.21 mm
负载电容（CL）：50 pF逻辑集成电路类型：D FLIP-FLOP
最大频率@ Nom-Sup：85000000 Hz最大I（ol）：0.024 A
位数：1功能数量：2
端子数量：14最高工作温度：125 °C
最低工作温度：-55 °C输出极性：COMPLEMENTARY
封装主体材料：CERAMIC, GLASS-SEALED封装代码：DFP
封装等效代码：FL14,.3封装形状：RECTANGULAR
封装形式：FLATPACK包装方法：TUBE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
最大电源电流（ICC）：0.02 mA传播延迟（tpd）：14 ns
认证状态：Not Qualified筛选级别：MIL-PRF-38535
座面最大高度：2.03 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子形式：FLAT端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：5.97 mm
最小 fmax：85 MHzBase Number Matches：1

SNJ54ACT74W 数据手册

 浏览型号SNJ54ACT74W的Datasheet PDF文件第2页浏览型号SNJ54ACT74W的Datasheet PDF文件第3页浏览型号SNJ54ACT74W的Datasheet PDF文件第4页浏览型号SNJ54ACT74W的Datasheet PDF文件第5页浏览型号SNJ54ACT74W的Datasheet PDF文件第6页浏览型号SNJ54ACT74W的Datasheet PDF文件第7页 
ꢀꢁꢂ ꢃ ꢄꢅ ꢆꢇ ꢃ ꢈ ꢀꢁꢇ ꢃꢄ ꢅꢆ ꢇꢃ  
ꢉꢊꢄ ꢋ ꢌꢍ ꢀꢎ ꢆ ꢎꢏꢐ ꢑꢐꢉꢒ ꢐꢑꢆ ꢓꢎ ꢒ ꢒꢐ ꢓꢐꢉ ꢉꢑꢆ ꢔꢌ ꢐ ꢕ ꢋꢎ ꢌ ꢑꢕ ꢋꢍ ꢌꢀ  
ꢖ ꢎꢆ ꢗ ꢅꢋ ꢐꢄꢓ ꢄꢁꢉ ꢌ ꢓꢐ ꢀ ꢐꢆ  
SCAS520H − AUGUST 1995 − REVISED OCTOBER 2003  
D
D
4.5-V to 5.5-V V  
Operation  
D
Max t of 10.5 ns at 5 V  
pd  
Inputs Are TTL-Voltage Compatible  
CC  
Inputs Accept Voltages to 5.5 V  
D
SN54ACT74 . . . J OR W PACKAGE  
SN74ACT74 . . . D, DB, N, NS, OR PW PACKAGE  
(TOP VIEW)  
SN54ACT74 . . . FK PACKAGE  
(TOP VIEW)  
1CLR  
1D  
V
CC  
13 2CLR  
12 2D  
1
2
3
4
5
6
7
14  
3
2
1
20 19  
18  
2D  
1CLK  
NC  
1CLK  
1PRE  
1Q  
4
5
6
7
8
NC  
17  
16  
15  
14  
11  
10  
9
2CLK  
2PRE  
2Q  
2CLK  
NC  
1PRE  
NC  
1Q  
2PRE  
1Q  
8
GND  
2Q  
9 10 11 12 13  
NC − No internal connection  
description/ordering information  
The ’ACT74 dual positive-edge-triggered devices are D-type flip-flops.  
A low level at the preset (PRE) or clear (CLR) input sets or resets the outputs, regardless of the levels of the  
other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup-time  
requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs  
at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval,  
data at D can be changed without affecting the levels at the outputs.  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
†
PACKAGE  
T
A
PDIP − N  
SOIC − D  
Tube  
SN74ACT74N  
SN74ACT74N  
Tube  
SN74ACT74D  
ACT74  
Tape and reel  
Tape and reel  
Tape and reel  
Tube  
SN74ACT74DR  
SN74ACT74NSR  
SN74ACT74DBR  
SN74ACT74PW  
SN74ACT74PWR  
SNJ54ACT74J  
SNJ54ACT74W  
SNJ54ACT74FK  
SOP − NS  
ACT74  
AD74  
−40°C to 85°C  
SSOP − DB  
TSSOP − PW  
AD74  
Tape and reel  
Tube  
CDIP − J  
CFP − W  
LCCC − FK  
SNJ54ACT74J  
SNJ54ACT74W  
SNJ54ACT74FK  
Tube  
−55°C to 125°C  
Tube  
†
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are  
available at www.ti.com/sc/package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
ꢌ
ꢌ
ꢓ
ꢍ
ꢧ
ꢉ
ꢢ
ꢞ
ꢊ
ꢅ
ꢠ
ꢆ
ꢡ
ꢫ
ꢎ
ꢛ
ꢍ
ꢙ
ꢜ
ꢁ
ꢚ
ꢉ
ꢄ
ꢆ
ꢄ
ꢘ
ꢙ
ꢣ
ꢢ
ꢚ
ꢛ
ꢡ
ꢡ
ꢜ
ꢝ
ꢞ
ꢞ
ꢙ
ꢟ
ꢟ
ꢘ
ꢘ
ꢤ
ꢛ
ꢛ
ꢜ
ꢙ
ꢙ
ꢛ
ꢘ
ꢠ
ꢠ
ꢤ
ꢠ
ꢡ
ꢢ
ꢜ
ꢜ
ꢣ
ꢣ
ꢙ
ꢟ
ꢞ
ꢝ
ꢠ
ꢠ
ꢠ
ꢙ
ꢛ
ꢚ
ꢤ
ꢢ
ꢥ
ꢠ
ꢠ
ꢦ
ꢘ
ꢡ
ꢞ
ꢠ
ꢟ
ꢘ
ꢟ
ꢬ
ꢛ
ꢜ
ꢙ
ꢢ
ꢧ
ꢞ
ꢙ
ꢧ
ꢟ
ꢟ
ꢣ
ꢠ
ꢣ
ꢨ
Copyright 2003, Texas Instruments Incorporated  
ꢍ ꢙ ꢤ ꢜ ꢛꢧ ꢢꢡ ꢟꢠ ꢡꢛ ꢝꢤ ꢦꢘ ꢞꢙ ꢟ ꢟꢛ ꢮꢎ ꢋꢑ ꢌꢓ ꢕ ꢑꢯꢰꢂ ꢯꢂꢈ ꢞꢦꢦ ꢤꢞ ꢜ ꢞ ꢝꢣ ꢟꢣꢜ ꢠ ꢞ ꢜ ꢣ ꢟꢣ ꢠꢟꢣ ꢧ  
ꢜ
ꢛ
ꢡ
ꢟ
ꢛ
ꢜ
ꢝ
ꢟ
ꢛ
ꢠ
ꢤ
ꢘ
ꢚ
ꢘ
ꢡ
ꢣ
ꢜ
ꢟ
ꢩ
ꢟ
ꢣ
ꢜ
ꢛ
ꢚ
ꢆ
ꢣ
ꢪ
ꢞ
ꢎ
ꢙ
ꢝ
ꢣ
ꢠ
ꢟ
ꢞ
ꢙ
ꢧ
ꢜ
ꢧ
ꢞ
ꢟ ꢣ ꢠ ꢟꢘ ꢙꢭ ꢛꢚ ꢞ ꢦꢦ ꢤꢞ ꢜ ꢞ ꢝ ꢣ ꢟ ꢣ ꢜ ꢠ ꢨ  
ꢜ
ꢞ
ꢙ
ꢟ
ꢬ
ꢨ
ꢌ
ꢜ
ꢛ
ꢧ
ꢟ
ꢘ
ꢛ
ꢡ
ꢣ
ꢠ
ꢘ
ꢙ
ꢭ
ꢧ
ꢛ
ꢣ
ꢛ
ꢟ
ꢙ
ꢣ
ꢡ
ꢣ
ꢠ
ꢞ
ꢜ
ꢘ
ꢦ
ꢘ
ꢙ
ꢡ
ꢦ
ꢢ
ꢢ ꢙꢦ ꢣꢠꢠ ꢛ ꢟꢩꢣ ꢜ ꢫꢘ ꢠꢣ ꢙ ꢛꢟꢣ ꢧꢨ ꢍ ꢙ ꢞꢦ ꢦ ꢛ ꢟꢩꢣ ꢜ ꢤꢜ ꢛ ꢧꢢꢡ ꢟꢠ ꢈ ꢤꢜ ꢛ ꢧꢢꢡ ꢟꢘꢛ ꢙ  
ꢟ
ꢤ
ꢜ
ꢛ
ꢡ
ꢣ
ꢠ
ꢠ
ꢘ
ꢙ
ꢭ
ꢧ
ꢛ
ꢣ
ꢠ
ꢙ
ꢛ
ꢟ
ꢙ
ꢣ
ꢡ
ꢣ
ꢠ
ꢠ
ꢞ
ꢜ
ꢘ
ꢦ
ꢬ
ꢘ
ꢙ
ꢡ
ꢦ
ꢢ
ꢧ
ꢣ
ꢟ
ꢣ
ꢠ
ꢘ
ꢙ
ꢭ
ꢛ
ꢚ
ꢞ
ꢦ
ꢦ
ꢤ
ꢞ
ꢜ
ꢞ
ꢝ
ꢣ
ꢟ
ꢣ
ꢜ
ꢠ
ꢨ
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...16

中文翻译

下载PDF

与SNJ54ACT74W相关器件

型号 品牌 获取价格 描述 数据表
SNJ54ACT86FK TI

获取价格

 		QUADRUPLE 2-INPUT EXCLUSIVE-OR GATES
SNJ54ACT86J TI

获取价格

 		QUADRUPLE 2-INPUT EXCLUSIVE-OR GATES
SNJ54ACT86W TI

获取价格

 		QUADRUPLE 2-INPUT EXCLUSIVE-OR GATES
SNJ54ACT8990GB TI

获取价格

 		TEST-BUS CONTROLLERS IEEE STD 1149.1 JTAG TAP MASTERS WITH 16-BIT GENERIC HOST INTERFACES
SNJ54ACT8990HV TI

获取价格

 		TEST-BUS CONTROLLERS IEEE STD 1149.1 JTAG TAP MASTERS WITH 16-BIT GENERIC HOST INTERFACES
SNJ54ACT8997FK TI

获取价格

 		SCAN-PATH LINKERS WITH 4-BIT IDENTIFICATION BUSES SCAN-CONTROLLED IEEE STD 1149.1 JTAG TAP
SNJ54ACT8997JT TI

获取价格

 		SCAN-PATH LINKERS WITH 4-BIT IDENTIFICATION BUSES SCAN-CONTROLLED IEEE STD 1149.1 JTAG TAP
SNJ54AHC00FK TI

获取价格

 		QUADRUPLE 2-INPUT POSITIVE-NAND GATES
SNJ54AHC00J TI

获取价格

 		QUADRUPLE 2-INPUT POSITIVE-NAND GATES
SNJ54AHC00W TI

获取价格

 		QUADRUPLE 2-INPUT POSITIVE-NAND GATES

与SNJ54ACT74W相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证