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MC10135L PDF预览

MC10135L

更新时间： 2024-09-22 22:54:59
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 触发器锁存器逻辑集成电路输入元件
页数 文件大小 规格书
5页 114K
描述
Dual J-K Master-Slave Flip-Flop

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MC10135L 技术参数

生命周期：Transferred零件包装代码：DIP
包装说明：DIP, DIP16,.3针数：16
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.14Is Samacsys：N
其他特性：WITH INDIVIDUAL SET AND RESET INPUTS系列：10K
JESD-30 代码：R-GDIP-T16JESD-609代码：e0
长度：19.495 mm逻辑集成电路类型：JBAR-KBAR FLIP-FLOP
最大频率@ Nom-Sup：5200000 Hz位数：2
功能数量：1端子数量：16
最高工作温度：85 °C最低工作温度：-30 °C
输出特性：OPEN-EMITTER输出极性：COMPLEMENTARY
封装主体材料：CERAMIC, GLASS-SEALED封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE电源：-5.2 V
最大电源电流（ICC）：75 mA传播延迟（tpd）：4.6 ns
认证状态：Not Qualified座面最大高度：5.08 mm
子类别：FF/Latches表面贴装：NO
技术：ECL温度等级：OTHER
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：125 MHzBase Number Matches：1

MC10135L 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC10135 is a dual master–slave dc coupled J–K flip–flop. Asynchro–  
nous set (S) and reset (R) are provided. The set and reset inputs override the  
clock.  
A common clock is provided with separate J–K inputs. When the clock is  
static, the J–K inputs do not effect the output.  
The output states of the flip–flop change on the positive transition of the  
clock.  
L SUFFIX  
CERAMIC PACKAGE  
CASE 620–10  
P SUFFIX  
PLASTIC PACKAGE  
CASE 648–08  
P
= 280 mW typ/pkg (No Load)  
= 140 MHz typ  
= 3.0 ns typ  
D
f
Tog  
t
pd  
FN SUFFIX  
PLCC  
CASE 775–02  
t , t = 2.5 ns typ (20%–80%)  
r f  
DIP  
PIN ASSIGNMENT  
LOGIC DIAGRAM  
V
V
CC2  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
CC1  
S1  
5
Q2  
Q2  
R2  
S2  
Q1  
2
3
Q1  
Q1  
J1  
7
6
Q1  
R1  
S1  
K1  
J1  
K1  
V
V
V
= PIN 1  
= PIN 16  
= PIN 8  
CC1  
CC2  
EE  
R1  
C
4
9
S2 12  
K2  
J2  
C
15  
Q2  
Q2  
J2 10  
K2 11  
V
14  
EE  
R2 13  
Pin assignment is for Dual–in–Line Package.  
For PLCC pin assignment, see the Pin Conversion  
Tables on page 6–11 of the Motorola MECL Data  
Book (DL122/D).  
R–S TRUTH TABLE  
CLOCK J–K TRUTH TABLE*  
R
S
Q
J
K
Q
n+1  
n+1  
L
L
H
H
L
H
L
Q
H
L
N.D.  
L
H
L
L
L
H
H
Q
n
n
L
H
H
H
Q
n
N.D. = Not Defined  
*Output states change on positive  
transition of clock for J–K input  
condition present.  
3/93  
Motorola, Inc. 1996  
REV 5  
12345

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