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IS61C64B-12N

更新时间： 2024-11-17 20:29:31

品牌	Logo	应用领域
美国芯成 - ISSI		静态存储器光电二极管内存集成电路
页数	文件大小	规格书
7页	52K
描述
Standard SRAM, 8KX8, 12ns, CMOS, PDIP28, 0.300 INCH, PLASTIC, DIP-28

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IS61C64B-12N 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	DIP
包装说明：	0.300 INCH, PLASTIC, DIP-28	针数：	28
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.34
Is Samacsys：	N	最长访问时间：	12 ns
其他特性：	LOW POWER STANDBY MODE; AUTOMATIC POWER-DOWN	I/O 类型：	COMMON
JESD-30 代码：	R-PDIP-T28	JESD-609代码：	e0
长度：	35.306 mm	内存密度：	65536 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	8
功能数量：	1	端子数量：	28
字数：	8192 words	字数代码：	8000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	8KX8
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	DIP	封装等效代码：	DIP28,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	5 V	认证状态：	Not Qualified
座面最大高度：	4.572 mm	最大待机电流：	0.01 A
最小待机电流：	4.5 V	子类别：	SRAMs
最大压摆率：	0.175 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7.62 mm	Base Number Matches：	1

IS61C64B-12N 数据手册

IS61C64B

8K x 8 HIGH-SPEED CMOS STATIC RAM

ISSI

JULY 2001

FEATURES

DESCRIPTION

The ISSI IS61C64B is a very high-speed, low power,

8192-word by 8-bit static RAM. It is fabricated using ISSI's

high-performance CMOS technology. This highly reliable pro-

cess coupled with innovative circuit design techniques, yields

access times as fast as 10 ns with low power consumption.

• High-speed access time: 10, 12, and 15 ns

• Automatic power-down when chip is

deselected

• CMOS low power operation

— 450 mW (typical) operating

— 250 µW (typical) standby

• TTL compatible interface levels

• Single 5V power supply

WhenCEisHIGH(deselected),thedeviceassumesastandby

mode at which the power dissipation can be reduced down to

250 µW (typical) with CMOS input levels.

Easy memory expansion is provided by using one Chip

Enableinput, CE. TheactiveLOWWriteEnable(WE)controls

both writing and reading of the memory.

• Fully static operation: no clock or refresh

required

• Three state outputs

The IS61C64B is packaged in the JEDEC standard 28-pin,

300-mil DIP and SOJ, and TSOP.

• One Chip Enables (CE) for increased speed

FUNCTIONAL BLOCK DIAGRAM

256 X 256

MEMORY ARRAY

A0-A12

DECODER

VCC

GND

I/O

DATA

COLUMN I/O

I/O0-I/O7

CIRCUIT

CONTROL

CIRCUIT

ISSI reserves the right to make changes to its products at any time without notice in order to improve design and supply the best possible product. We assume no responsibility for any

Integrated Silicon Solution, Inc. — 1-800-379-4774

Rev. C

07/17/01

12 3 4 5 6 7

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