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Datasheet > IDT70V28L20PFGI8
IDT70V28L20PFGI8 PDF预览

IDT70V28L20PFGI8

更新时间： 2024-09-15 14:51:23
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
17页 141K
描述
Dual-Port SRAM, 64KX16, 20ns, CMOS, PQFP100, 14 X 14 MM, 1.40 MM HEIGHT, GREEN, TQFP-100

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IDT70V28L20PFGI8 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LFQFP, QFP100,.63SQ,20针数：100
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.33
最长访问时间：20 nsI/O 类型：COMMON
JESD-30 代码：S-PQFP-G100JESD-609代码：e3
长度：14 mm内存密度：1048576 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：16
湿度敏感等级：3功能数量：1
端口数量：2端子数量：100
字数：65536 words字数代码：64000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：64KX16
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装等效代码：QFP100,.63SQ,20
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
座面最大高度：1.6 mm最大待机电流：0.003 A
最小待机电流：3 V子类别：SRAMs
最大压摆率：0.22 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn) - annealed
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：14 mmBase Number Matches：1

IDT70V28L20PFGI8 数据手册

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IDT70V28L  
HIGH-SPEED 3.3V  
64K x 16 DUAL-PORT  
STATIC RAM  
Features  
◆
◆
True Dual-Ported memory cells which allow simultaneous  
access of the same memory location  
High-speed access  
M/S = VIH for BUSY output flag on Master,  
M/S = VIL for BUSY input on Slave  
Busy and Interrupt Flags  
On-chip port arbitration logic  
Full on-chip hardware support of semaphore signaling  
between ports  
Fully asynchronous operation from either port  
Separate upper-byte and lower-byte controls for multi-  
plexed bus and bus matching compatibility  
LVTTL-compatible, single 3.3V (±0.3V) power supply  
Available in a 100-pin TQFP  
Industrial temperature range (–40°C to +85°C) is available  
for selected speeds  
Green parts available, see ordering information  
◆
◆
◆
◆
– Commercial:15/20ns (max.)  
– Industrial:20ns (max.)  
Low-power operation  
◆
◆
◆
– IDT70V28L  
Active: 440mW (typ.)  
Standby: 660µW (typ.)  
Dual chip enables allow for depth expansion without  
external logic  
IDT70V28 easily expands data bus width to 32 bits or  
more using the Master/Slave select when cascading more  
than one device  
◆
◆
◆
◆
◆
◆
Functional Block Diagram  
R/W  
L
R/WR  
UBL  
UBR  
CE0L  
CE0R  
CE1L  
CE1R  
OE  
R
OE  
L
L
LBR  
LB  
I/O8-15L  
I/O8-15R  
I/O0-7R  
I/O  
Control  
I/O  
Control  
0-7L  
I/O  
(1,2)  
(1,2)  
BUSY  
R
BUSY  
L
64Kx16  
MEMORY  
ARRAY  
70V28  
15L  
A
15R  
A
Address  
Decoder  
Address  
Decoder  
0L  
A
A0R  
16  
16  
ARBITRATION  
INTERRUPT  
SEMAPHORE  
LOGIC  
CE0R  
CE0L  
CE1L  
OEL  
CE1R  
OER  
R/W  
L
R/WR  
SEM  
INT  
L
L
SEM  
R
(2)  
(2)  
INTR  
M/S(1)  
NOTES:  
4849 drw 01  
1. BUSY is an input as a Slave (M/S=VIL) and an output when it is a Master (M/S=VIH).  
2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).  
OCTOBER 2008  
1
DSC-4849/5  
©2008IntegratedDeviceTechnology,Inc.  
1234567...17

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型号 品牌 获取价格 描述 数据表
IDT70V28L20PFI IDT

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