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IDT70P24L25BY

更新时间： 2024-09-13 00:01:43

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艾迪悌 - IDT		存储内存集成电路静态存储器
页数	文件大小	规格书
23页	294K
描述
HIGH-SPEED 1.8V 8/4K x 18 DUAL-PORT, 8/4K x 16 DUAL-PORT STATIC RAM

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IDT70P24L25BY 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	BGA,	针数：	100
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.92
Is Samacsys：	N	最长访问时间：	25 ns
JESD-30 代码：	S-PBGA-B100	JESD-609代码：	e0
内存密度：	65536 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	16	湿度敏感等级：	3
功能数量：	1	端子数量：	100
字数：	4096 words	字数代码：	4000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	4KX16
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装形状：	SQUARE	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	225
认证状态：	Not Qualified	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	BALL	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	20	Base Number Matches：	1

IDT70P24L25BY 数据手册

HIGH-SPEED 1.8V

8/4K x 18 DUAL-PORT

8/4K x 16 DUAL-PORT

STATIC RAM

ADVANCED

IDT70P35/34L

IDT70P25/24L

Features

◆

select when cascading more than one device

M/S = VIH for BUSY output flag on Master

M/S = VIL for BUSY input on Slave

BUSY and Interrupt Flag

On-chip port arbitration logic

True Dual-Ported memory cells which allow simultaneous

reads of the same memory location

High-speed access

◆

IDT70P35/34L (IDT70P25/24L)

– Commercial: 20/25ns (max.)

Full on-chip hardware support of semaphore signaling

between ports

– Industrial: 25ns (max.)

Low-power operation

◆

Fully asynchronous operation from either port

LVTTL-compatible, single 1.8V (±100mV) power supply

Available in a 100-pin Thin Quad Flatpack (TQFP) package,

100-pin 0.8mm pitch Ball Grid Array (fpBGA), and 100-pin

0.5mm pitch BGA (fpBGA)

IDT70P35/34L (IDT70P25/24L)

Active:30.6mW(typ.)

Standby: 5.4mW (typ.)

Separate upper-byte and lower-byte control for multiplexed

bus compatibility

IDT70P35/34L (IDT70P25/24L) easily expands data bus

width to 36 bits (32 bits) or more using the Master/Slave

◆

Industrial temperature range (-40°C to +85°C) is available

for selected speeds

Functional Block Diagram

R/W

UBL

CE^L

OEL

(5)

(4)

I/O9R-I/O17R

I/O9L-I/O17L

I/O

Control

I/O

Control

(4)

I/O0R-I/O8R

I/O0L-I/O8L

BUSY ^(2,3)

(2,3)

BUSY

(1)

12L

(1)

12R

Address

Decoder

MEMORY

ARRAY

Address

Decoder

A0L

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

R/W

SEM

(3)

INTR

M/S

INTL

5683 drw 01

NOTES:

1. A12 is a NC for IDT70P34 and IDT70P24.

2. (MASTER): BUSY is output; (SLAVE): BUSY is input.

3. BUSY outputs and INT outputs are non-tri-stated push-pull.

4. I/O0x - I/O7x for IDT70P25/24.

5. I/O8x - I/O15x for IDT70P25/24.

FEBRUARY 2004

DSC-5683/2

12 3 4 5 6 7...23

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型号	品牌	获取价格	描述	数据表
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