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GVT71128D32T-4I PDF预览

GVT71128D32T-4I

更新时间： 2024-01-31 09:52:22
品牌 Logo 应用领域
其他 - ETC 静态存储器
页数 文件大小 规格书
13页 59K
描述
128K X 32 SYNCHRONOUS BURST SRAM

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GVT71128D32T-4I 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：LQFP,针数：100
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.84
Is Samacsys：N最长访问时间：4.8 ns
其他特性：PIPELINED ARCHITECTUREJESD-30 代码：R-PQFP-G100
长度：20 mm内存密度：4194304 bit
内存集成电路类型：STANDARD SRAM内存宽度：32
功能数量：1端子数量：100
字数：131072 words字数代码：128000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：128KX32
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装形状：RECTANGULAR封装形式：FLATPACK
并行/串行：PARALLEL认证状态：Not Qualified
座面最大高度：1.6 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.1 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
宽度：14 mmBase Number Matches：1

GVT71128D32T-4I 数据手册

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GVT71128D32  
128K X 32 SYNCHRONOUS BURST SRAM  
GALVANTECH  
,
PIN ASSIGNMENT (Top View)  
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81  
1
80  
NC  
DQ17  
DQ18  
VCCQ  
VSSQ  
DQ19  
DQ20  
DQ21  
DQ22  
VSSQ  
VCCQ  
DQ23  
DQ24  
NC  
NC  
2
3
79  
78  
DQ16  
DQ15  
VCCQ  
VSSQ  
DQ14  
DQ13  
DQ12  
DQ11  
VSSQ  
VCCQ  
DQ10  
DQ9  
VSS  
NC  
VCC  
ZZ  
DQ8  
4
77  
5
6
76  
75  
7
8
74  
73  
9
72  
71  
10  
11  
70  
12  
13  
69  
68  
14  
15  
67  
66  
or  
100-pin TQFP  
VCC  
NC  
VSS  
16  
65  
17  
18  
64  
63  
DQ25  
DQ26  
VCCQ  
VSSQ  
DQ27  
DQ28  
DQ29  
DQ30  
VSSQ  
VCCQ  
DQ31  
DQ32  
NC  
19  
20  
62  
61  
DQ7  
VCCQ  
VSSQ  
DQ6  
DQ5  
DQ4  
21  
60  
22  
23  
59  
58  
24  
25  
57  
56  
DQ3  
26  
55  
VSSQ  
VCCQ  
DQ2  
DQ1  
NC  
27  
28  
54  
53  
29  
30  
52  
51  
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50  
PIN DESCRIPTIONS  
QFP PINS  
SYMBOL  
TYPE  
DESCRIPTION  
37, 36, 35, 34, 33,  
32, 100, 99, 82, 81,  
44, 45, 46, 47, 48,  
49, 50  
A0-A16  
Input-  
Synchronous  
Addresses: These inputs are registered and must meet the setup and hold times around  
the rising edge of CLK. The burst counter generates internal addresses associated with A0  
and A1, during burst cycle and wait cycle.  
93,94,95,96  
BW1#,  
BW2#,  
BW3#,  
BW4#  
Input-  
Synchronous  
Byte Write: A byte write is LOW for a WRITE cycle and HIGH for a READ cycle. BW1#  
controls DQ1-DQ8. BW2# controls DQ9-DQ16. BW3# controls DQ17-DQ24. BW4#  
controls DQ25-DQ32. Data I/O are high impedance if either of these inputs are LOW,  
conditioned by BWE# being LOW.  
87  
88  
BWE#  
Input-  
Synchronous  
Write Enable: This active LOW input gates byte write operations and must meet the setup  
and hold times around the rising edge of CLK.  
GW#  
Input-  
Synchronous  
Global Write: This active LOW input allows a full 32-bit WRITE to occur independent of the  
BWE# and BWn# lines and must meet the setup and hold times around the rising edge of  
CLK.  
89  
CLK  
Input-  
Synchronous  
Clock: This signal registers the addresses, data, chip enables, write control and burst  
control inputs on its rising edge. All synchronous inputs must meet setup and hold times  
around the clock’s rising edge.  
98  
92  
CE#  
Input-  
Synchronous  
Chip Enable: This active LOW input is used to enable the device and to gate ADSP#.  
CE2#  
Input-  
Chip Enable: This active LOW input is used to enable the device.  
Synchronous  
November 20, 1999  
3
Galvantech, Inc. reserves the right to change products or specifications without notice.  
Rev. 11/99  
1234567...13

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