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GVT71128D32T-4I

更新时间： 2024-02-27 04:00:32
品牌 Logo 应用领域
其他 - ETC 静态存储器
页数 文件大小 规格书
13页 59K
描述
128K X 32 SYNCHRONOUS BURST SRAM

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GVT71128D32T-4I 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：LQFP,针数：100
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.84
Is Samacsys：N最长访问时间：4.8 ns
其他特性：PIPELINED ARCHITECTUREJESD-30 代码：R-PQFP-G100
长度：20 mm内存密度：4194304 bit
内存集成电路类型：STANDARD SRAM内存宽度：32
功能数量：1端子数量：100
字数：131072 words字数代码：128000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：128KX32
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装形状：RECTANGULAR封装形式：FLATPACK
并行/串行：PARALLEL认证状态：Not Qualified
座面最大高度：1.6 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.1 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
宽度：14 mmBase Number Matches：1

GVT71128D32T-4I 数据手册

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GVT71128D32  
128K X 32 SYNCHRONOUS BURST SRAM  
GALVANTECH  
,
TRUTH TABLE  
ADDRESS  
USED  
OPERATION  
CE#  
CE2#  
CE2  
ADSP# ADSC#  
ADV#  
WRITE#  
OE#  
CLK  
DQ  
Deselected Cycle, Power Down  
Deselected Cycle, Power Down  
Deselected Cycle, Power Down  
Deselected Cycle, Power Down  
Deselected Cycle, Power Down  
READ Cycle, Begin Burst  
None  
None  
H
L
X
X
H
X
H
L
X
L
X
L
L
X
X
L
X
X
X
X
X
X
X
X
X
X
L
X
X
X
X
X
X
X
L
X
X
X
X
X
L
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
High-Z  
High-Z  
High-Z  
High-Z  
High-Z  
Q
None  
L
X
L
L
None  
L
H
H
L
None  
L
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
L
External  
External  
External  
External  
External  
Next  
L
X
X
L
READ Cycle, Begin Burst  
L
L
L
H
X
L
High-Z  
D
WRITE Cycle, Begin Burst  
READ Cycle, Begin Burst  
L
L
H
H
H
H
H
X
X
H
X
H
H
X
X
H
X
L
L
L
H
H
H
H
H
H
L
Q
READ Cycle, Begin Burst  
L
L
L
H
L
High-Z  
Q
READ Cycle, Continue Burst  
READ Cycle, Continue Burst  
READ Cycle, Continue Burst  
READ Cycle, Continue Burst  
WRITE Cycle, Continue Burst  
WRITE Cycle, Continue Burst  
READ Cycle, Suspend Burst  
READ Cycle, Suspend Burst  
READ Cycle, Suspend Burst  
READ Cycle, Suspend Burst  
WRITE Cycle, Suspend Burst  
WRITE Cycle, Suspend Burst  
X
X
H
H
X
H
X
X
H
H
X
H
X
X
X
X
X
X
X
X
X
X
X
X
H
H
H
H
H
H
H
H
H
H
H
H
Next  
L
H
L
High-Z  
Q
Next  
L
Next  
L
H
X
X
L
High-Z  
D
Next  
L
Next  
L
L
D
Current  
Current  
Current  
Current  
Current  
Current  
H
H
H
H
H
H
H
H
H
H
L
Q
H
L
High-Z  
Q
H
X
X
High-Z  
D
L
D
Note:  
1.  
X means “don’t care.” H means logic HIGH. L means logic LOW. WRITE# = L means [BWE# +  
BW1#*BW2#*BW3#*BW4#]*GW# equals LOW. WRITE# = H means [BWE# + BW1#*BW2#*BW3#*BW4#]*GW# equals  
HIGH.  
2. BW1# enables write to DQ1-DQ8. BW2# enables write to DQ9-DQ16. BW3# enables write to DQ17-DQ24. BW4# enables  
write to DQ25-DQ32.  
3. All inputs except OE# must meet setup and hold times around the rising edge (LOW to HIGH) of CLK.  
4. Suspending burst generates wait cycle.  
5. For a write operation following a read operation, OE# must be HIGH before the input data required setup time plus High-Z time  
for OE# and staying HIGH throughout the input data hold time.  
6. This device contains circuitry that will ensure the outputs will be in High-Z during power-up.  
7. ADSP# LOW along with chip being selected always initiates an READ cycle at the L-H edge of CLK. A WRITE cycle can be  
performed by setting WRITE# LOW for the CLK L-H edge of the subsequent wait cycle. Refer to WRITE timing diagram for  
clarification.  
November 20, 1999  
5
Galvantech, Inc. reserves the right to change products or specifications without notice.  
Rev. 11/99  
12345678...13

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与GVT71128D32T-4I相关器件

型号 品牌 获取价格 描述 数据表
GVT71128D32T-5 ETC

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 		128K X 32 SYNCHRONOUS BURST SRAM
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 		128K X 32 SYNCHRONOUS BURST SRAM
GVT71128D32T-6I CYPRESS

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 		Standard SRAM, 128KX32, 6ns, CMOS, PQFP100, TQFP-100
GVT71128D32T-7 CYPRESS

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