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CYW2330

更新时间： 2024-11-27 21:54:59
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 预分频器
页数 文件大小 规格书
13页 230K
描述
Dual Serial Input PLL with 2.5-GHz and 600-MHz Prescalers

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CYW2330 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：TSSOP,
针数：20Reach Compliance Code：unknown
风险等级：5.82其他特性：64/65 DIVISION RATIO ALSO AVAILABLE FOR PLL1; 8/9, 16/17 DIVISION RATIO AVAILABLE FOR PLL2
JESD-30 代码：R-PDSO-G20JESD-609代码：e0
长度：6.5 mm逻辑集成电路类型：PRESCALER
湿度敏感等级：1数据/时钟输入次数：1
功能数量：2端子数量：20
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：220认证状态：Not Qualified
座面最大高度：1.2 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：2.7 V标称供电电压 (Vsup)：3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4.4 mm
最小 fmax：2500 MHzBase Number Matches：1

CYW2330 数据手册

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30  
PRELIMINARY  
CYW2330  
Dual Serial Input PLL with 2.5-GHz and 600-MHz Prescalers  
Features  
Applications  
• Operating voltage: 2.7 V to 5.5 V  
• PLL1 operating frequency:  
— 2.5 GHz with prescaler ratios of 32/33 and 64/65  
The Cypress CYW2330 is a dual serial input PLL frequency  
synthesizer which includes a 2.5-GHz RF and a 600-MHz IF  
dual modulus prescaler to combine the RF and IF mixer fre-  
quency sections of wireless communication systems. The syn-  
thesizer is designed for cordless/cellular telephone systems,  
cable TV tuners, WLANs and other wireless communication  
systems. The device operates from 2.7 V and dissipates only  
24 mW.  
• PLL2 operating frequency:  
— 600 MHz with prescaler ratios of 8/9 and 16/17  
• Lock detect feature  
• Available in a 20-pin TSSOP (Thin Shrink Small Outline  
Package)  
• Available in a 24-pin CSP (Chip Scale Package)  
• Available in a 20-pin MLF  
(Mirco Lead Frame Package)  
CYW2330 Dual Hi-Lo PLL Block Diagram  
GND (4)  
GND (7)  
VCC1 (1)  
VCC2 (20)  
VP1 (2)  
FIN1 (5)  
Prescaler  
32/33 or  
64/65  
fp1  
Binary 6-Bit  
Swallow Counter  
Binary 11-Bit  
Programmable Counter  
DOPLL1 (3)  
Phase  
Detector  
Charge  
Pump  
FIN1# (6)  
19-Bit  
Latch  
Pwr-dwn  
PLL1  
OSC_IN (8)  
fr fp  
fr1  
fr2  
15-Bit  
Monitor  
Output  
Selector  
Reference Counter  
FO/LD (10)  
20-Bit Latch  
Latch  
Selector  
LE (13)  
DATA (12)  
20-Bit Latch  
Power  
Control  
15-Bit  
Reference Counter  
22-Bit  
Shift  
Cntrl  
Reg.  
CLOCK (11)  
19-Bit  
Latch  
Pwr-dwn  
PLL2  
Phase  
Detector  
Charge  
Pump  
FIN2 (16)  
Prescaler  
8/9 or  
16/17  
Binary 4-Bit  
Swallow Counter  
Binary 11-Bit  
Programmable Counter  
DOPLL2 (18)  
fp2  
FIN2# (15)  
GND (14)  
GND (9)  
GND (17)  
VP2 (19)  
Pin Configuration  
V
1
1
2
20  
19  
18  
17  
16  
15  
14  
13  
12  
11  
V
2
CC  
CC  
21  
20  
19  
18  
17  
16  
15  
14  
13  
1
2
3
4
5
6
7
8
9
NC  
NC  
Vp1  
V 1  
V 2  
P
P
DoPLL2  
GND  
Fin2  
D PLL1  
3
D PLL2  
O
O
DoPLL1  
GND  
1
15  
DoPLL1  
GND  
GND  
4
GND  
2
3
4
5
GND  
Fin1  
14  
13  
12  
11  
Fin2  
Fin2#  
GND  
LE  
F
1
5
F
F
2
IN  
IN  
IN  
(Top View)  
Fin2#  
GND  
LE  
Fin1  
(Top View)  
F
1#  
6
2#  
Fin1#  
GND  
Fin1#  
GND  
IN  
GND  
OSC_IN  
GND  
7
GND  
LE  
DATA  
NC  
OSC_IN  
NC  
8
9
DATA  
CLOCK  
F /LD  
10  
O
CSP  
3901 North First Street  
MLF  
TSSOP  
Cypress Semiconductor Corporation  
•
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07239 Rev. **  
Revised September 27, 2001  
1234567...13

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