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CY7C1049D-15VXC PDF预览

CY7C1049D-15VXC

更新时间： 2024-09-17 14:48:43
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器光电二极管内存集成电路
页数 文件大小 规格书
8页 161K
描述
Standard SRAM, 512KX8, 15ns, CMOS, PDSO36, 0.400 INCH, LEAD FREE, SOJ-36

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CY7C1049D-15VXC 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOJ
包装说明：SOJ, SOJ36,.44针数：36
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.65
最长访问时间：15 nsI/O 类型：COMMON
JESD-30 代码：R-PDSO-J36JESD-609代码：e4
长度：23.495 mm内存密度：4194304 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
湿度敏感等级：3功能数量：1
端子数量：36字数：524288 words
字数代码：512000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：512KX8输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOJ
封装等效代码：SOJ36,.44封装形状：RECTANGULAR
封装形式：SMALL OUTLINE并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：5 V
认证状态：Not Qualified座面最大高度：3.683 mm
最大待机电流：0.01 A最小待机电流：2 V
子类别：SRAMs最大压摆率：0.07 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：J BEND
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：20宽度：10.16 mm
Base Number Matches：1

CY7C1049D-15VXC 数据手册

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PRELIMINARY  
CY7C1049D  
4-Mbit (512K x 8) Static RAM  
Features  
Functional Description[1]  
• Pin- and function-compatible with CY7C1049B  
• High speed  
The CY7C1049D is a high-performance CMOS static RAM  
organized as 524,288 words by 8 bits. Easy memory  
expansion is provided by an active LOW Chip Enable (CE), an  
active LOW Output Enable (OE), and three-state drivers.  
Writing to the device is accomplished by taking Chip Enable  
(CE) and Write Enable (WE) inputs LOW. Data on the eight I/O  
pins (I/O0 through I/O7) is then written into the location  
specified on the address pins (A0 through A18).  
— tAA = 10 ns  
• Low active power  
— ICC = 80 mA @ 10 ns (Commercial)  
— ICC = 90 mA @ 10 ns (Industrial)  
• Low CMOS standby power  
— ISB2 = 10 mA  
Reading from the device is accomplished by taking Chip  
Enable (CE) and Output Enable (OE) LOW while forcing Write  
Enable (WE) HIGH. Under these conditions, the contents of  
the memory location specified by the address pins will appear  
on the I/O pins.  
• 2.0V Data Retention  
• Automatic power-down when deselected  
• TTL-compatible inputs and outputs  
• Easy memory expansion with CE and OE features  
The eight input/output pins (I/O0 through I/O7) are placed in a  
high-impedance state when the device is deselected (CE  
HIGH), the outputs are disabled (OE HIGH), or during a write  
operation (CE LOW, and WE LOW).  
• Available in Lead-Free 36-Lead (400-Mil) Molded SOJ  
V36 package  
The CY7C1049D is available in a standard 400-mil-wide  
36-pin SOJ package with center power and ground (revolu-  
tionary) pinout.  
Logic Block Diagram  
Pin Configuration  
SOJ  
Top View  
A
A
36  
35  
34  
33  
1
NC  
0
1
2
3
4
A
A
A
A
18  
17  
16  
15  
A
2
A
A
3
4
32  
31  
30  
29  
28  
27  
26  
25  
5
CE  
I/O  
6
OE  
I/O  
I/O  
0
7
8
9
10  
11  
12  
13  
0
1
7
INPUT BUFFER  
I/O  
I/O  
V
6
A
0
GND  
CC  
I/O  
I/O  
1
A
1
GND  
I/O  
I/O3  
WE  
V
CC  
A
2
I/O  
I/O  
A
2
5
4
2
A
3
A
4
24  
23  
22  
21  
20  
19  
14  
A
6
5
I/O  
3
I/O  
4
I/O  
5
A
A
A
A
6
A
A
8
14  
15  
16  
17  
18  
13  
512K x 8  
5
A
12  
A
7
A
A
7
11  
10  
A
8
A
9
A
NC  
9
A
10  
I/O  
6
7
POWER  
DOWN  
COLUMN  
DECODER  
CE  
I/O  
WE  
OE  
Selection Guide  
7C1049D-10  
7C1049D-12  
7C1049D-15  
Unit  
ns  
Maximum Access Time  
10  
80  
90  
10  
12  
75  
85  
10  
15  
70  
80  
10  
Maximum Operating Current  
Commercial  
Industrial  
mA  
Maximum CMOS Standby Current  
Commercial/  
Industrial  
mA  
Note:  
1. For guidelines on SRAM system design, please refer to the ‘System Design Guidelines’ Cypress application note, available on the internet at www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05474 Rev. *B  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised July 29, 2005  
12345678

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型号 品牌 获取价格 描述 数据表
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