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CY2DP314OIT

更新时间： 2024-09-30 22:09:03
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赛普拉斯 - CYPRESS 时钟
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9页 215K
描述
1 of 2:4 Differential Clock/Data Fanout Buffer

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CY2DP314OIT 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：SSOP
包装说明：5.30 MM, SSOP-20针数：20
Reach Compliance Code：not_compliantHTS代码：8542.39.00.01
风险等级：5.92其他特性：ECL MODE: VCC = 0V WITH VEE =-2.375V TO -3.465V; ALSO OPERATES AT 3.3V SUPPLY
系列：2DP输入调节：DIFFERENTIAL MUX
JESD-30 代码：R-PDSO-G20JESD-609代码：e0
长度：7.2 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：20
实输出次数：4最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：220
传播延迟（tpd）：0.75 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.05 ns座面最大高度：2 mm
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：5.3 mm最小 fmax：1500 MHz

CY2DP314OIT 数据手册

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CY2DP314  
1 of 2:4 Differential Clock/Data Fanout Buffer  
Features  
• Four ECL/PECL differential outputs  
• One ECL/PECL differential or single-ended inputs  
(CLKA)  
• One HSTL differential or single-ended inputs (CLKB)  
• Hot-swappable/-insertable  
Functional Description  
The CY2DP314 is a low-skew, low propagation delay 2-to-4  
differential fanout buffer targeted to meet the requirements of  
high-performance clock and data distribution applications. The  
device is implemented on SiGe technology and has a fully  
differential internal architecture that is optimized to achieve  
low signal skews at operating frequencies of up to 1.5 GHz (full  
swing).  
The device features two differential input paths that are multi-  
plexed internally. This mux is controlled by the CLK_SEL pin.  
The CY2DP314 may function not only as a differential clock  
buffer but also as a signal-level translator and fanout on HSTL  
or LVCMOS /LVTTL single-ended signal to four ECL/PECL  
differential loads.  
Since the CY2DP314 introduces negligible jitter to the timing  
budget, it is the ideal choice for distributing high frequency,  
high precision clocks across back-planes and boards in  
communication systems. Furthermore, advanced circuit  
design schemes, such as internal temperature compensation,  
ensure that the CY2DP314 delivers consistent performance  
over various platforms.  
• 50-ps output-to-output skew  
• 150-ps device-to-device skew  
• 400-ps propagation delay (typical)  
• 0.8-ps RMS period jitter (max.)  
• 1.5-GHz operation (2.7-GHz maximum toggle  
frequency)  
• PECL and HSTL mode supply range: VCC = 2.5V± 5% to  
3.3V±5% with VEE = 0V  
• ECL mode supply range: VE E = –2.5V± 5% to –3.3V±5%  
with VCC = 0V  
• Industrial temperature range: –40°C to 85°C  
• 20-pin SSOP package  
• Temperature compensation like 100K ECL  
Block Diagram  
Pin Configuration  
Q0  
VCC  
Q0#  
20  
19  
18  
17  
16  
15  
14  
13  
12  
11  
VCC  
Q0  
Q0#  
Q1  
Q1#  
Q2  
Q2#  
Q3  
Q3#  
VCC  
NC  
VCC  
CLK_SEL  
CLKA  
CLKA#  
CLKB  
CLKB#  
VEE  
1
CLKA  
2
CLKA#  
Q1  
3
Q1#  
4
VEE  
VCC  
5
Q2  
6
Q2#  
CLKB  
7
CLKB#  
8
Q3  
Q3#  
9
VEE  
CLK_SEL  
10  
VCC  
VCC  
20 pin SSOP  
VEE  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07550 Rev.*E  
Revised September 27, 2004  
1234567...9

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型号 品牌 获取价格 描述 数据表
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