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CY2DP818ZC

更新时间： 2024-09-30 22:09:19
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 逻辑集成电路光电二极管驱动时钟
页数 文件大小 规格书
8页 95K
描述
1:8 Clock Fanout Buffer

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CY2DP818ZC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：4.40 MM, TSSOP-38
针数：38Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：5.66Is Samacsys：N
系列：2DP输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G38JESD-609代码：e0
长度：9.7 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：38
实输出次数：8最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP38,.25,20
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：220电源：3.3 V
Prop。Delay @ Nom-Sup：5 ns传播延迟（tpd）：5 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.2 ns
座面最大高度：1.1 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4.4 mm
Base Number Matches：1

CY2DP818ZC 数据手册

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ComLink™ Series  
CY2DP818  
1:8 Clock Fanout Buffer  
Features  
Description  
• Low-voltage operation VDD = 3.3V  
• 1:8 fanout  
• Single-input-configurable for LVDS, LVPECL, or LVTTL  
• 8 pair of LVPECL outputs  
• Drives a 50-ohm load  
• Low input capacitance  
This Cypress series of network circuits are produced using  
advanced 0.35-micron CMOS technology, achieving the  
industry’s fastest logic.  
The Cypress CY2DP818 fanout buffer features a single LVDS  
or a single-ended LVTTL-compatible input and eight LVPECL  
output pairs.  
Designed for data-communications clock-management appli-  
cations, the large fanout from a single input reduces loading  
on the input clock.  
• Low output skew  
• Low propagation delay Typical (tpd < 4 ns)  
• Industrial versions available  
• Package available include: TSSOP  
• Does not exceed Bellcore 802.3 standards  
• Operation at 350 MHz–700 Mbps  
The CY2DP818 is ideal for both level translations from  
single-ended to LVPECL and/or for the distribution of  
LVPECL-based clock signals.  
The Cypress CY2DP818 has configurable input functions. The  
input is user configurable via the Inconfig pin for single ended  
or differential input.  
Pin Configuration  
Block Diagram  
Q1A  
Q1B  
GND  
VDD  
VDD  
GND  
Q1A  
Q1B  
Q2A  
Q2B  
Q3A  
Q3B  
Q4A  
Q4B  
1
2
3
4
5
6
7
8
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
24  
23  
22  
21  
20  
Q2A  
Q2B  
VDD  
VDD  
VDD  
Q3A  
INPUT  
(LVPECL / LVDS / LVTTL)  
InConfig  
VDD  
Q3B  
GND  
9
Q4A  
INPUT A  
INPUT B  
VDD  
Q5A  
INPUT A  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
Q4B  
INPUT B  
GND  
Q5B  
Q6A  
Q6B  
Q7A  
Q7B  
Q8A  
Q8B  
GND  
Q5A  
VDD  
VDD  
InConfig  
Q5B  
VDD  
Q6A  
Q6B  
VDD  
VDD  
GND  
GND  
Q7A  
Q7B  
Q8A  
Q8B  
38-pin TSSOP  
OUTPUT  
(LVPECL)  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07061 Rev. *A  
Revised July 9, 2002  
12345678

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CY2DP818ZC 替代型号

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