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CY28353OC-2 PDF预览

CY28353OC-2

更新时间： 2024-09-19 21:09:59
品牌 Logo 应用领域
芯科 - SILICON 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
9页 105K
描述
PLL Based Clock Driver, 28353 Series, 6 True Output(s), 0 Inverted Output(s), PDSO28, 5.30 MM, SSOP-28

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CY28353OC-2 技术参数

生命周期：Active零件包装代码：SSOP
包装说明：SSOP,针数：28
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.49系列：28353
输入调节：DIFFERENTIAL MUXJESD-30 代码：R-PDSO-G28
长度：10.2 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
功能数量：1反相输出次数：
端子数量：28实输出次数：6
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH传播延迟（tpd）：6 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.1 ns
座面最大高度：2 mm最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：COMMERCIAL
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL宽度：5.3 mm
Base Number Matches：1

CY28353OC-2 数据手册

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CY28353-2  
Differential Clock Buffer/Driver  
Description  
Features  
• Phase-locked loop (PLL) clock distribution for double  
data rate synchronous DRAM applications  
This PLL clock buffer is designed for 2.5 VDD and 2.5 AVDD  
operation and differential data input and output levels.  
• Distributesonedifferentialclockinputtosixdifferential  
outputs  
This device is a zero delay buffer that distributes a differential  
clock input pair (CLKINT, CLKINC) to six differential pairs of  
clock outputs (CLKT[0:5], CLKC[0:5]) and one differential pair  
feedback clock outputs (FBOUTT, FBOUTC). The clock  
outputs are controlled by the input clocks (CLKINT, CLKINC)  
and the feedback clocks (FBINT, FBINC).  
• External feedback pins (FBINT, FBINC) are used to  
synchronize the outputs to the clock input  
• Conforms to the DDRI specification  
• Spread Aware for electromagnetic interference (EMI)  
reduction  
The two-line serial bus can set each output clock pair  
(CLKT[0:5], CLKC[0:5]) to the Hi-Z state. When AVDD is  
grounded, the PLL is turned off and bypassed for test  
purposes.  
• 28-pin SSOP package  
The PLL in this device uses the input clocks (CLKINT,  
CLKINC) and the feedback clocks (FBINT, FBINC) to provide  
high-performance, low-skew, low–jitter output differential  
clocks.  
Block Diagram  
Pin Configuration  
10  
CLKC0  
CLKT0  
VDD  
GND  
1
2
3
4
5
6
7
8
28  
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
CLKT0  
CLKC5  
CLKT5  
CLKC4  
CLKT4  
VDD  
CLKC0  
CLKT1  
CLKC1  
CLKT1  
CLKC1  
GND  
CLKT2  
CLKC2  
Serial  
Interface  
Logic  
SCLK  
SDATA  
SDATA  
FBINC  
SCLK  
CLKT3  
CLKC3  
CLKINT  
CLKINC  
AVDD  
FBINT  
FBOUTT  
FBOUTC  
CLKT3  
CLKC3  
GND  
9
CLKT4  
CLKC4  
CLKINT  
CLKINC  
10  
11  
12  
13  
14  
PLL  
AGND  
VDD  
CLKT5  
CLKC5  
FBINC  
FBINT  
CLKT2  
CLKC2  
FBOUTT  
FBOUTC  
AVDD  
28 pin SSOP  
.......................... Document #: 38-07372 Rev. *B Page 1 of 9  
400 West Cesar Chavez, Austin, TX 78701 1+(512) 416-8500 1+(512) 416-9669  
www.silabs.com  
1234567...9

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与CY28353OC-2相关器件

型号 品牌 获取价格 描述 数据表
CY28353OXC-2T CYPRESS

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 		Clock Driver, PDSO28,
CY28354-400 CYPRESS

获取价格

 		210-MHz 24-Output Buffer for 4-DDR DIMMS for VIA Chipsets Support
CY28354-400 SPECTRALINEAR

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 		210 MHz 24 Output Buffer for 4-DDR DIMMS for VIA Chipsets Support
CY28354OC-400 CYPRESS

获取价格

 		Low Skew Clock Driver, 12 True Output(s), 12 Inverted Output(s), PDSO48, LEAD FREE, SSOP-4
CY28354OXC-400 SPECTRALINEAR

获取价格

 		210 MHz 24 Output Buffer for 4-DDR DIMMS for VIA Chipsets Support
CY28354OXC-400 CYPRESS

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 		210-MHz 24-Output Buffer for 4-DDR DIMMS for VIA Chipsets Support
CY28354OXC-400T SPECTRALINEAR

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 		210 MHz 24 Output Buffer for 4-DDR DIMMS for VIA Chipsets Support
CY28354OXC-400T CYPRESS

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 		210-MHz 24-Output Buffer for 4-DDR DIMMS for VIA Chipsets Support
CY28358 CYPRESS

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 		200-MHz Differential Clock Buffer/Driver
CY28358 SPECTRALINEAR

获取价格

 		200-MHz Differential Clock Buffer/Driver

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