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CY23FS04ZXI-3T

更新时间： 2024-11-06 14:41:35

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
13页	365K
描述
Clock Driver, ECL Series, 2 True Output(s), 0 Inverted Output(s), PDSO16, 4.40 MM, LEAD FREE, MO-153, TSSOP-16

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CY23FS04ZXI-3T 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	4.40 MM, LEAD FREE, MO-153, TSSOP-16
针数：	16	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.31.00.01
风险等级：	5.73	Is Samacsys：	N
系列：	ECL	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G16	JESD-609代码：	e3
长度：	5 mm	逻辑集成电路类型：	CLOCK DRIVER
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	16
实输出次数：	2	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.2 ns	座面最大高度：	1.1 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	宽度：	4.4 mm
最小 fmax：	166.7 MHz	Base Number Matches：	1

CY23FS04ZXI-3T 数据手册

CY23FS04-3

Failsafe™ 2.5 V/3.3 V Zero Delay Buffer

Features

Functional Description

■ Internal digital controlled crystal oscillator (DCXO) for

continuous glitch-free operation

The CY23FS04-3 is a FailSafe™ zero delay buffer with two

reference clock inputs and four phase-aligned outputs. The

device provides an optimum solution for applications where

continuous operation is required in the event of a primary clock

failure.

■ Zero input-output propagation delay

■ Low-jitter (35 ps max RMS) outputs

■ Low output-to-output skew (200 ps max)

■ 4.17 MHz to 166.7 MHz reference input

■ Supports industry standard input crystals

■ 166.7 MHz outputs

The continuous, glitch-free operation is achieved by using a

DCXO, which serves as a redundant clock source in the event of

a reference clock failure by maintaining the last frequency and

phase information of the reference clock.

The unique feature of the CY23FS04-3 is that the DCXO is in fact

the primary clocking source, which is synchronized

(phase-aligned) to the external reference clock. When this

external clock is restored, the DCXO automatically resynchro-

nizes to the external clock.

■ 5V-tolerant inputs

■ Phase-locked loop (PLL) bypass mode

■ Dual reference inputs

The frequency of the crystal that is connected to the DCXO must

be an integer factor of the frequency of the reference clock. This

factor is set by two select lines: S[2:1], see Table 2. The output

power supply V_DDcan be connected to either 2.5 V or 3.3 V.

VDDC is the power supply pin for internal circuits and must be

connected to 3.3 V.

■ 16-Pin thin shrunk small outline package (TSSOP)

■ 2.5 V or 3.3 V output power supplies

■ 3.3 V core power supply

■ Industrial temperature range

Logic Block Diagram

XIN XOUT

REFSEL

DCXO

REF1

CLKA[2:1]

REF2

Failsafe

PLL

Block

CLKB[2:1]

FBK

FAIL# /SAFE

Decoder

S[2:1]

Cypress Semiconductor Corporation

Document Number: 001-59002 Rev. *B

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised October 12, 2010

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