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ASM2I3805AHG-20-DT

更新时间： 2024-01-31 23:00:38

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PULSECORE		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
13页	534K
描述
Low Skew Clock Driver, 3805 Series, 5 True Output(s), 0 Inverted Output(s), CMOS, PDSO20, GREEN, QSOP-20

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ASM2I3805AHG-20-DT 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	GREEN, QSOP-20	Reach Compliance Code：	unknown
风险等级：	5.64	系列：	3805
输入调节：	SCHMITT TRIGGER	JESD-30 代码：	R-PDSO-G20
JESD-609代码：	e3/e6	长度：	8.65 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	功能数量：	2
反相输出次数：		端子数量：	20
实输出次数：	5	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	SSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	传播延迟（tpd）：	5.2 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.6 ns
座面最大高度：	1.73 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN/TIN BISMUTH
端子形式：	GULL WING	端子节距：	0.635 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	40
宽度：	3.9 mm	Base Number Matches：	1

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June 2005

rev 0.2

ASM2P3805AH

3.3V CMOS Buffer Clock Driver

Functional Description

Features

Advanced CMOS Technology

The ASM2P3805AH is a 3.3V, non-inverting clock driver

built using advanced CMOS technology. The device

consists of two banks of drivers, each with a 1:5 fanout and

its own output enable control. The device has a "heartbeat"

monitor for diagnostics and PLL driving. The MON output is

identical to all other outputs and complies with the output

specifications in this document. The ASM2P3805AH offers

low capacitance inputs.

Guaranteed low skew < 500pS (max.)

Very low duty cycle distortion < 1.0nS (max)

Very low CMOS power levels

TTL compatible inputs and outputs

Inputs can be driven from 3.3V or 5V components

Two independent output banks with 3-state control

1:5 fanout per bank

"Heartbeat" monitor output

V_CC= 3.3V ± 0.3V

The ASM2P3805AH is designed for high speed clock

distribution where signal quality and skew are critical. The

Available in SSOP, SOIC and QSOP Packages

ASM2P3805AH

also

allows

single

point-to-point

transmission line driving in applications such as address

distribution, where one signal must be distributed to

multiple receivers with low skew and high signal quality.

Block Diagram

Pin Diagram

V_CCA

V_CCB

OB₁

OA₁

OA₂

OE_A

IN_A

OB₂

OB₃

GND_B

OB₄

OB₅

MON

OE_B

IN_B

OA₃

OA₁– OA₅

GND_A

OA₄

OA₅

IN_B

OB₁– OB₅

MON

GND_Q

OE_A

OE_B

IN_A

Alliance Semiconductor

2575, Augustine Drive • Santa Clara, CA • Tel: 408.855.4900 • Fax: 408.855.4999 • www.alsc.com

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