ADCLK854

更新时间： 2024-01-18 11:46:36

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亚德诺 - ADI		时钟
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16页	532K
描述
1.8 V, 12-LVDS/24-CMOS Output, Low Power Clock Fanout Buffer

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ADCLK854 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	48
Reach Compliance Code：	unknown	风险等级：	5.75
Is Samacsys：	N	放大器类型：	BUFFER
最大平均偏置电流 (IIB)：	350 µA	JESD-30 代码：	S-XQCC-N48
JESD-609代码：	e3	长度：	7 mm
湿度敏感等级：	NOT APPLICABLE	功能数量：	1
端子数量：	48	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
认证状态：	COMMERCIAL	座面最大高度：	1 mm
子类别：	Buffer Amplifier	供电电压上限：	2 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
宽度：	7 mm	Base Number Matches：	1

ADCLK854 数据手册

ADCLK854

still meet receiver input requirements in some applications. This

can be useful when driving long trace lengths on less critical

networks.

CLK

50Ω 50Ω

– 2V

100Ω

50Ω

10Ω

CMOS

CLK

Figure 27. CMOS Output with Far End Termination

50Ω 50Ω

Because of the limitations of single-ended CMOS clocking,

consider using differential outputs when driving high speed

signals over long traces. The ADCLK854 offers LVDS outputs

that are better suited for driving long traces wherein the inherent

noise immunity of differential signaling provides superior

performance for clocking converters.

– 2V

Figure 30. Typical AC-Coupled or DC-Coupled PECL Configuration

(See Table 8 for LVPECL DC-Coupling Limitations)

CLK

INPUT TERMINATION OPTIONS

For single-ended operation always bypass unused input to

GND, as shown in Figure 31.

CLK

Figure 32 illustrates the use of V_REFto provide low impedance

termination into V_S/2. In addition, a way to negate the 30 mV

input offset is with external resistor values; for example, using a

1.8 V CMOS with long traces to provide far end termination.

Figure 31. Typical 1.8 V CMOS Configurations for Short Trace Lengths

(See Table 8 for CMOS Compatibility)

CLK

100Ω

CLK

REF

CLK

100Ω

CLK

Figure 32. Use of V_REFto Provide Low Impedance Termination into V_S/2

Figure 28. Typical AC-Coupled or DC-Coupled LVDS or HSTL Configuration

(See Table 8 for More Information)

CLK

Figure 29. Typical AC-Coupled or DC-Coupled CML Configuration

(See Table 8 for CML Coupling Limitations)

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