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74LVC74APW-Q100

更新时间： 2024-11-20 02:56:59

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安世 - NEXPERIA		光电二极管逻辑集成电路触发器
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18页	722K
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Dual D-type flip-flop with set and reset; positive-edge trigger

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74LVC74APW-Q100 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	TSSOP,	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.57
系列：	LVC/LCX/Z	JESD-30 代码：	R-PDSO-G14
长度：	5 mm	逻辑集成电路类型：	D FLIP-FLOP
位数：	1	功能数量：	2
端子数量：	14	最高工作温度：	125 °C
最低工作温度：	-40 °C	输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	NOT SPECIFIED	传播延迟（tpd）：	11.9 ns
筛选级别：	AEC-Q100	座面最大高度：	1.1 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	1.2 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
触发器类型：	POSITIVE EDGE	宽度：	4.4 mm
最小 fmax：	120 MHz	Base Number Matches：	1

74LVC74APW-Q100 数据手册

74LVC74A-Q100

Dual D-type flip-flop with set and reset; positive-edge trigger

Rev. 2 — 5 April 2013

Product data sheet

1. General description

The 74LVC74A-Q100 is a dual edge triggered D-type flip-flop. It has individual data (nD)

inputs, clock (nCP) inputs, set (nSD) and (nRD) inputs, and complementary nQ and nQ

outputs.

The set and reset are asynchronous active LOW inputs and operate independently of the

clock input. Information on the data input is transferred to the nQ output on the

LOW-to-HIGH transition of the clock pulse. The nD inputs must be stable one set-up time

prior to the LOW-to-HIGH clock transition, for predictable operation.

Schmitt trigger action at all inputs makes the circuit highly tolerant of slower input rise and

fall times.

This product has been qualified to the Automotive Electronics Council (AEC) standard

Q100 (Grade 1) and is suitable for use in automotive applications.

2. Features and benefits

 Automotive product qualification in accordance with AEC-Q100 (Grade 1)

 Specified from 40 C to +85 C and from 40 C to +125 C

 5 V tolerant inputs for interlacing with 5 V logic

 Wide supply voltage range from 1.2 V to 3.6 V

 CMOS low power consumption

 Direct interface with TTL levels

 ESD protection:

 MIL-STD-883, method 3015 exceeds 2000 V

 HBM JESD22-A114F exceeds 2000 V

 MM JESD22-A115-A exceeds 200 V (C = 200 pF, R = 0 )

 Multiple package options

12 3 4 5 6 7...18

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型号	品牌	获取价格	描述	数据表
74LVC74APW-Q100J	NXP	获取价格	74LVC74A-Q100 - Dual D-type flip-flop with set and reset; positive-edge trigger TSSOP 14-P
74LVC74APW-T	NXP	获取价格	IC LVC/LCX/Z SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO1
74LVC74A-Q100	NEXPERIA	获取价格	Dual D-type flip-flop with set and reset; positive-edge trigger
74LVC74D	NXP	获取价格	暂无描述
74LVC74DB	PHILIPS	获取价格	D Flip-Flop, 2-Func, Positive Edge Triggered, CMOS, PDSO14,
74LVC74DB	NXP	获取价格	IC LVC/LCX/Z SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO1
74LVC74DB-T	NXP	获取价格	IC LVC/LCX/Z SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO1
74LVC74D-T	NXP	获取价格	IC LVC/LCX/Z SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO1
74LVC74PW	NXP	获取价格	IC LVC/LCX/Z SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO1
74LVC821A	NXP	获取价格	10-bit D-type flip-flop with 5-volt tolerant inputs/outputs; positive-edge trigger 3-State

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