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74LVC1G00GM,125

更新时间： 2024-09-16 14:29:07
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恩智浦 - NXP /
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19页 352K
描述
74LVC1G00 - Single 2-input NAND-gate SON 6-Pin

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74LVC1G00GM,125 技术参数

Source Url Status Check Date：2013-06-14 00:00:00是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SON
包装说明：VSON, SOLCC6,.04,20针数：6
Reach Compliance Code：unknown风险等级：5.73
系列：LVC/LCX/ZJESD-30 代码：R-PDSO-N6
JESD-609代码：e3长度：1.45 mm
负载电容（CL）：50 pF逻辑集成电路类型：NAND GATE
最大I（ol）：0.024 A功能数量：1
输入次数：2端子数量：6
最高工作温度：125 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：VSON
封装等效代码：SOLCC6,.04,20封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, VERY THIN PROFILE包装方法：TAPE AND REEL
电源：3.3 VProp。Delay @ Nom-Sup：6 ns
传播延迟（tpd）：10.5 ns认证状态：Not Qualified
施密特触发器：NO座面最大高度：0.5 mm
子类别：Gates最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：1.65 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：TIN
端子形式：NO LEAD端子节距：0.5 mm
端子位置：DUAL宽度：1 mm
Base Number Matches：1

74LVC1G00GM,125 数据手册

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74LVC1G00  
Single 2-input NAND gate  
Rev. 10 — 2 July 2012  
Product data sheet  
1. General description  
The 74LVC1G00 provides the single 2-input NAND function.  
Input can be driven from either 3.3 V or 5 V devices. These features allow the use of  
these devices in a mixed 3.3 V and 5 V environment.  
Schmitt trigger action at all inputs makes the circuit tolerant for slower input rise and fall  
time.  
This device is fully specified for partial power-down applications using IOFF  
.
The IOFF circuitry disables the output, preventing the damaging backflow current through  
the device when it is powered down.  
2. Features and benefits  
Wide supply voltage range from 1.65 V to 5.5 V  
High noise immunity  
Complies with JEDEC standard:  
JESD8-7 (1.65 V to 1.95 V)  
JESD8-5 (2.3 V to 2.7 V)  
JESD8-B/JESD36 (2.7 V to 3.6 V)  
24 mA output drive (VCC = 3.0 V)  
CMOS low power consumption  
Latch-up performance exceeds 250 mA  
Direct interface with TTL levels  
Inputs accept voltages up to 5 V  
Multiple package options  
ESD protection:  
HBM JESD22-A114F exceeds 2000 V  
MM JESD22-A115-A exceeds 200 V  
Specified from 40 C to +85 C and 40 C to +125 C  
 
 
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