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74LV165N,112 PDF预览

74LV165N,112

更新时间： 2024-11-12 14:47:07
品牌 Logo 应用领域
恩智浦 - NXP 光电二极管逻辑集成电路触发器
页数 文件大小 规格书
21页 235K
描述
74LV165 - 8-bit parallel-in/serial-out shift register DIP 16-Pin

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74LV165N,112 技术参数

是否Rohs认证：符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP16,.3
针数：16Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.76
Is Samacsys：N其他特性：CLOCK INHIBIT
计数方向：RIGHT系列：LV/LV-A/LVX/H
JESD-30 代码：R-PDIP-T16JESD-609代码：e4
长度：19.025 mm负载电容（CL）：50 pF
逻辑集成电路类型：PARALLEL IN SERIAL OUT最大频率@ Nom-Sup：20000000 Hz
位数：8功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：260
电源：3.3 V传播延迟（tpd）：90 ns
认证状态：Not Qualified座面最大高度：4.2 mm
子类别：Shift Registers最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：1 V标称供电电压 (Vsup)：3.3 V
表面贴装：NO技术：CMOS
温度等级：AUTOMOTIVE端子面层：NICKEL PALLADIUM GOLD
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：78 MHzBase Number Matches：1

74LV165N,112 数据手册

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74LV165  
8-bit parallel-in/serial-out shift register  
Rev. 6 — 19 February 2014  
Product data sheet  
1. General description  
The 74LV165 is an 8-bit parallel-load or serial-in shift register with complementary serial  
outputs (Q7 and Q7) available from the last stage. When the parallel-load input (PL) is  
LOW, parallel data from the inputs D0 to D7 are loaded into the register asynchronously.  
When input PL is HIGH, data enters the register serially at the input DS. It shifts one place  
to the right (Q0 Q1 Q2, etc.) with each positive-going clock transition. This feature  
allows parallel-to-serial converter expansion by tying the output Q7 to the input DS of the  
succeeding stage.  
The clock input is a gate-OR structure which allows one input to be used as an active  
LOW clock enable input (CE) input. The pin assignment for the inputs CP and CE is  
arbitrary and can be reversed for layout convenience. The LOW-to-HIGH transition of the  
input CE should only take place while CP HIGH for predictable operation. Either the CP or  
the CE should be HIGH before the LOW-to-HIGH transition of PL to prevent shifting the  
data when PL is activated.  
2. Features and benefits  
Wide supply voltage range from 1.0 V to 5.5 V  
Synchronous parallel-to-serial applications  
Optimized for low voltage applications: 1.0 V to 3.6 V  
Synchronous serial input for easy expansion  
Latch-up performance exceeds 250 mA  
5.5 V tolerant inputs/outputs  
Direct interface with TTL levels (2.7 V to 3.6 V)  
Power-down mode  
Complies with JEDEC standards:  
JESD8-5 (2.3 V to 2.7 V)  
JESD8B/JESD36 (2.7 V to 3.6 V)  
JESD8-1A (4.5 V to 5.5 V)  
ESD protection:  
HBM JESD22-A114-A exceeds 2000 V  
MM JESD22-A115-A exceeds 200 V  
Specified from 40 C to +85 C and from 40 C to +125 C  
 
 
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74LV165N,112 替代型号

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