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74LV165PW-Q100

更新时间： 2024-11-12 21:12:35

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恩智浦 - NXP		/
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19页	711K
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IC PARALLEL IN SERIAL OUT SHIFT REGISTER, Shift Register

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74LV165PW-Q100 技术参数

生命周期：	Transferred	零件包装代码：	TSSOP
包装说明：	TSSOP,	针数：	16
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.57	计数方向：	RIGHT
系列：	LV/LV-A/LVX/H	JESD-30 代码：	R-PDSO-G16
长度：	5 mm	逻辑集成电路类型：	PARALLEL IN SERIAL OUT
位数：	8	功能数量：	1
端子数量：	16	最高工作温度：	125 °C
最低工作温度：	-40 °C	输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
传播延迟（tpd）：	76 ns	筛选级别：	AEC-Q100
座面最大高度：	1.1 mm	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	1 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	AUTOMOTIVE	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
触发器类型：	POSITIVE EDGE	宽度：	4.4 mm
最小 fmax：	30 MHz	Base Number Matches：	1

74LV165PW-Q100 数据手册

74LV165-Q100

8-bit parallel-in/serial-out shift register

Rev. 1 — 11 November 2013

Product data sheet

1. General description

The 74LV165-Q100 is an 8-bit parallel-load or serial-in shift register with complementary

serial outputs (Q7 and Q7) available from the last stage. When the parallel-load input (PL)

is LOW, parallel data from the inputs D0 to D7 are loaded into the register asynchronously.

When input PL is HIGH, data enters the register serially at the input DS. It shifts one place

to the right (Q0 Q1 Q2, etc.) with each positive-going clock transition. This feature

allows parallel-to-serial converter expansion by tying the output Q7 to the input DS of the

succeeding stage.

The clock input is a gate-OR structure which allows one input to be used as an active

LOW clock enable input (CE) input. The pin assignment for the inputs CP and CE is

arbitrary and can be reversed for layout convenience. The LOW-to-HIGH transition of the

input CE should only take place while CP HIGH for predictable operation. Either the CP or

the CE should be HIGH before the LOW-to-HIGH transition of PL to prevent shifting the

data when PL is activated.

This product has been qualified to the Automotive Electronics Council (AEC) standard

Q100 (Grade 1) and is suitable for use in automotive applications.

2. Features and benefits

 Automotive product qualification in accordance with AEC-Q100 (Grade 1)

 Specified from 40 C to +85 C and from 40 C to +125 C

 Wide supply voltage range from 1.0 V to 5.5 V

 Synchronous parallel-to-serial applications

 Optimized for low voltage applications: 1.0 V to 3.6 V

 Synchronous serial input for easy expansion

 Latch-up performance exceeds 250 mA

 5.5 V tolerant inputs/outputs

 Direct interface with TTL levels (2.7 V to 3.6 V)

 Power-down mode

 Complies with JEDEC standards:

 JESD8-5 (2.3 V to 2.7 V)

 JESD8B/JESD36 (2.7 V to 3.6 V)

 JESD8-1A (4.5 V to 5.5 V)

 ESD protection:

 MIL-STD-833, method 3015 exceeds 2000 V

 HBM JESD22-A114F exceeds 2000 V

 MM JESD22-A115-A exceeds 200 V (C = 200 pF, R = 0 )

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型号	品牌	获取价格	描述	数据表
74LV165PW-T	NXP	获取价格	IC LV/LV-A/LVX/H SERIES, 8-BIT RIGHT PARALLEL IN SERIAL OUT SHIFT REGISTER, COMPLEMENTARY
74LV165-Q100	NEXPERIA	获取价格	8-bit parallel-in/serial-out shift register
74LV174	NXP	获取价格	Hex D-type flip-flop with reset; positive-edge trigger
74LV174A	TI	获取价格	HEX D-TYPE FLIP-FLOPS WITH CLEAR
74LV174D	NXP	获取价格	Hex D-type flip-flop with reset; positive-edge trigger
74LV174DB	NXP	获取价格	Hex D-type flip-flop with reset; positive-edge trigger
74LV174DB,118	NXP	获取价格	IC LV/LV-A/LVX/H SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PDSO16, 5.30 MM
74LV174DB-T	ETC	获取价格	Hex D-Type Flip-Flop
74LV174D-T	ETC	获取价格	Hex D-Type Flip-Flop
74LV174N	NXP	获取价格	Hex D-type flip-flop with reset; positive-edge trigger

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