5秒后页面跳转
捷配首页

Datasheet > 逻辑 > 触发器/锁存器> 74LS73FCQM
74LS73FCQM PDF预览

74LS73FCQM

更新时间： 2024-11-17 12:58:59
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD /
页数 文件大小 规格书
5页 56K
描述
J-K Flip-Flop, 2-Func, Negative Edge Triggered, TTL, CDFP14,

阅读下载

中文翻译

获取价格

74LS73FCQM 技术参数

是否Rohs认证：不符合生命周期：Obsolete
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.92Is Samacsys：N
JESD-30 代码：R-XDFP-F14JESD-609代码：e0
逻辑集成电路类型：J-K FLIP-FLOP湿度敏感等级：2A
功能数量：2端子数量：14
最高工作温度：70 °C最低工作温度：
封装主体材料：CERAMIC封装代码：DFP
封装等效代码：FL14,.3封装形状：RECTANGULAR
封装形式：FLATPACK峰值回流温度（摄氏度）：250
电源：5 V认证状态：Not Qualified
子类别：FF/Latches标称供电电压 (Vsup)：5 V
表面贴装：YES技术：TTL
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：FLAT端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
触发器类型：NEGATIVE EDGEBase Number Matches：1

74LS73FCQM 数据手册

 浏览型号74LS73FCQM的Datasheet PDF文件第2页浏览型号74LS73FCQM的Datasheet PDF文件第3页浏览型号74LS73FCQM的Datasheet PDF文件第4页浏览型号74LS73FCQM的Datasheet PDF文件第5页 
August 1986  
Revised March 2000  
DM74LS73A  
Dual Negative-Edge-Triggered Master-Slave  
J-K Flip-Flops with Clear and Complementary Outputs  
General Description  
This device contains two independent negative-edge-trig-  
gered J-K flip-flops with complementary outputs. The J and  
K data is processed by the flip-flops on the falling edge of  
the clock pulse. The clock triggering occurs at a voltage  
level and is not directly related to the transition time of the  
negative going edge of the clock pulse. The data on the J  
and K inputs is allowed to change while the clock is HIGH  
or LOW without affecting the outputs as long as setup and  
hold times are not violated. A low logic level on the clear  
input will reset the outputs regardless of the levels of the  
other inputs.  
Ordering Code:  
Order Number Package Number  
Package Description  
DM74LS73AM  
DM74LS73AN  
M14A  
N14A  
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow  
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide  
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.  
Connection Diagram  
Function Table  
Inputs  
CLK  
Outputs  
CLR  
L
J
X
L
K
X
L
Q
L
Q
X
↓
↓
↓
↓
H
H
Q0  
H
Q0  
L
H
H
L
L
H
H
H
L
H
H
H
Toggle  
H
H
X
X
Q0  
Q0  
H = HIGH Logic Level  
L = LOW Logic Level  
X = Either LOW or HIGH Logic Level  
↓ = Negative going edge of pulse.  
Q
= The output logic level before the indicated input conditions were  
0
established.  
Toggle = Each output changes to the complement of its previous level on  
each falling edge of the clock pulse.  
© 2000 Fairchild Semiconductor Corporation  
DS006372  
www.fairchildsemi.com  
12345

中文翻译

下载PDF

与74LS73FCQM相关器件

型号 品牌 获取价格 描述 数据表
74LS73FCQR FAIRCHILD

获取价格

 		J-K Flip-Flop, 2-Func, Negative Edge Triggered, TTL, CDFP14,
74LS73N NXP

获取价格

 		IC LS SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDIP14, PL
74LS73NA+1 RAYTHEON

获取价格

 		J-K Flip-Flop, 2-Func, Negative Edge Triggered, TTL, PDIP14,
74LS73PC FAIRCHILD

获取价格

 		J-K Flip-Flop, LS Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output, TT
74LS74 NSC

获取价格

 		Dual Positive-Edge-Triggered D Flip-Flops with Preset, Clear and Complementary Outputs
74LS74 MOTOROLA

获取价格

 		DUAL D-TYPE POSITIVE EDGE-TRIGGERED FLIP-FLOP
74LS74 ONSEMI

获取价格

 		LOW POWER SCHOTTKY
74LS74 FAIRCHILD

获取价格

 		Dual Positive-Edge-Triggered D Flip-Flops with Preset, Clear and Complementary Outputs
74LS74 HITACHI

获取价格

 		Dual D-type Positive Edge-triggered Flip-Flops(With Preset and Clear)
74LS74A TI

获取价格

 		DUAL D-TYPE POSITIVE-EDGE-TRIGGERED FLIP-FLOPS WITH PRESET AND CLEAR

与74LS73FCQM相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证