74LS74APCQR

更新时间： 2024-09-18 13:00:35

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飞兆/仙童 - FAIRCHILD		触发器
页数	文件大小	规格书
6页	70K
描述
D Flip-Flop, 2-Func, Positive Edge Triggered, TTL, PDIP14,

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74LS74APCQR 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.83	Is Samacsys：	N
JESD-30 代码：	R-PDIP-T14	JESD-609代码：	e0
逻辑集成电路类型：	D FLIP-FLOP	功能数量：	2
端子数量：	14	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	DIP	封装等效代码：	DIP14,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	5 V
子类别：	FF/Latches	标称供电电压 (Vsup)：	5 V
表面贴装：	NO	技术：	TTL
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
触发器类型：	POSITIVE EDGE	Base Number Matches：	1

74LS74APCQR 数据手册

August 1986

Revised March 2000

DM74LS74A

Dual Positive-Edge-Triggered D Flip-Flops with

Preset, Clear and Complementary Outputs

General Description

This device contains two independent positive-edge-trig-

gered D flip-flops with complementary outputs. The infor-

mation on the D input is accepted by the flip-flops on the

positive going edge of the clock pulse. The triggering

occurs at a voltage level and is not directly related to the

transition time of the rising edge of the clock. The data on

the D input may be changed while the clock is LOW or

HIGH without affecting the outputs as long as the data

setup and hold times are not violated. A low logic level on

the preset or clear inputs will set or reset the outputs

regardless of the logic levels of the other inputs.

Ordering Code:

Order Number Package Number

Package Description

DM74LS74AM

DM74LS85ASJ

DM74LS74AN

M14A

M14D

N14A

14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow

14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide

14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide

Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.

Connection Diagram

Function Table

Inputs

Outputs

CLR

CLK

H (Note 1) H (Note 1)

↑

Q₀

H = HIGH Logic Level

X = Either LOW or HIGH Logic Level

L = LOW Logic Level

↑ = Positive-going Transition

= The output logic level of Q before the indicated input conditions were

established.

Note 1: This configuration is nonstable; that is, it will not persist when either

the preset and/or clear inputs return to their inactive (HIGH) level.

DS006373

www.fairchildsemi.com

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与74LS74APCQR相关器件

型号	品牌	获取价格	描述	数据表
74LS74ASC	ROCHESTER	获取价格	D Flip-Flop
74LS74DC	ROCHESTER	获取价格	D Flip-Flop
74LS74F	NXP	获取价格	LS SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, CDIP14
74LS74PC	ETC	获取价格	Dual D-Type Flip-Flop
74LS74PCQR	FAIRCHILD	获取价格	D Flip-Flop, 2-Func, Positive Edge Triggered, TTL, PDIP14,
74LS75	TI	获取价格	4-BIT BISTABLE LATCHES
74LS75	MOTOROLA	获取价格	4-BIT D LATCH
74LS75	FAIRCHILD	获取价格	Quad Latch
74LS75	HITACHI	获取价格	Quadruple Bistable Latches
74LS75B	NXP	获取价格	IC LS SERIES, DUAL HIGH LEVEL TRIGGERED D LATCH, COMPLEMENTARY OUTPUT, PDIP16, FF/Latch

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