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74AUP2G240DC-G

更新时间： 2024-11-11 21:19:39

品牌	Logo	应用领域
恩智浦 - NXP		驱动光电二极管输出元件逻辑集成电路
页数	文件大小	规格书
19页	103K
描述
IC AUP/ULP/V SERIES, DUAL 1-BIT DRIVER, INVERTED OUTPUT, PDSO8, 2.30 MM, PLASTIC, MO-187, SOT765-1, VSSOP-8, Bus Driver/Transceiver

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74AUP2G240DC-G 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	VSSOP, TSSOP8,.12,20
针数：	8	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.27
控制类型：	ENABLE LOW	系列：	AUP/ULP/V
JESD-30 代码：	R-PDSO-G8	JESD-609代码：	e4
长度：	2.3 mm	负载电容（CL）：	30 pF
逻辑集成电路类型：	BUS DRIVER	最大I（ol）：	0.0017 A
湿度敏感等级：	1	位数：	1
功能数量：	2	端口数量：	2
端子数量：	8	最高工作温度：	125 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
输出极性：	INVERTED	封装主体材料：	PLASTIC/EPOXY
封装代码：	VSSOP	封装等效代码：	TSSOP8,.12,20
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, VERY THIN PROFILE, SHRINK PITCH
包装方法：	TAPE AND REEL	峰值回流温度（摄氏度）：	260
电源：	1.2/3.3 V	Prop。Delay @ Nom-Sup：	26.8 ns
传播延迟（tpd）：	26.8 ns	认证状态：	Not Qualified
座面最大高度：	1 mm	子类别：	Bus Driver/Transceivers
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	0.8 V
标称供电电压 (Vsup)：	1.2 V	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子面层：	NICKEL PALLADIUM GOLD	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	2 mm
Base Number Matches：	1

74AUP2G240DC-G 数据手册

74AUP2G240

Low-power dual inverting buffer/line driver; 3-state

Rev. 01 — 6 October 2006

Product data sheet

1. General description

The 74AUP2G240 is a high-performance, low-power, low-voltage, Si-gate CMOS device,

superior to most advanced CMOS compatible TTL families.

Schmitt trigger action at all inputs makes the circuit tolerant to slower input rise and fall

times across the entire V_CCrange from 0.8 V to 3.6 V.

This device ensures a very low static and dynamic power consumption across the entire

V_CCrange from 0.8 V to 3.6 V.

This device is fully speciﬁed for partial Power-down applications using I_OFF

The I_OFFcircuitry disables the output, preventing the damaging backﬂow current through

the device when it is powered down.

The 74AUP2G240 provides the dual inverting buffer/line driver with 3-state output. The

3-state output is controlled by the output enable input (nOE). A high level at pin nOE

causes the output to assume a high-impedance OFF-state.

This device has the input-disable feature, which allows ﬂoating input signals. The inputs

are disabled when the output enable input nOE is high.

2. Features

I Wide supply voltage range from 0.8 V to 3.6 V

I High noise immunity

I Complies with JEDEC standards:

N JESD8-12 (0.8 V to 1.3 V)

N JESD8-11 (0.9 V to 1.65 V)

N JESD8-7 (1.2 V to 1.95 V)

N JESD8-5 (1.8 V to 2.7 V)

N JESD8-B (2.7 V to 3.6 V)

I ESD protection:

N HBM JESD22-A114-D Class 3A exceeds 5000 V

N MM JESD22-A115-A exceeds 200 V

N CDM JESD22-C101-C exceeds 1000 V

I Low static power consumption; I_CC= 0.9 µA (maximum)

I Latch-up performance exceeds 100 mA per JESD 78 Class II

I Inputs accept voltages up to 3.6 V

I Low noise overshoot and undershoot < 10 % of V_CC

I Input-disable feature allows ﬂoating input conditions

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型号	品牌	获取价格	描述	数据表
74AUP2G240GD	NXP	获取价格	Low-power dual inverting buffer/line driver; 3-state
74AUP2G240GD,125	NXP	获取价格	74AUP2G240 - Low-power dual inverting buffer/line driver; 3-state SON 8-Pin
74AUP2G240GM	NXP	获取价格	Low-power dual inverting buffer/line driver; 3-state
74AUP2G240GN	NEXPERIA	获取价格	Low-power dual inverting buffer/line driver; 3-stateProduction
74AUP2G240GS	NXP	获取价格	AUP/ULP/V SERIES, DUAL 1-BIT DRIVER, INVERTED OUTPUT, PDSO8, 1.35 X 1 MM, 0.35 MM HEIGHT,
74AUP2G240GS	NEXPERIA	获取价格	Low-power dual inverting buffer/line driver; 3-stateProduction
74AUP2G240GS,115	NXP	获取价格	74AUP2G240 - Low-power dual inverting buffer/line driver; 3-state SON 8-Pin
74AUP2G240GT	NXP	获取价格	Low-power dual inverting buffer/line driver; 3-state
74AUP2G240GT	NEXPERIA	获取价格	Low-power dual inverting buffer/line driver; 3-stateProduction
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