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74AUP1T97GN

更新时间： 2023-09-03 20:30:39

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安世 - NEXPERIA		光电二极管逻辑集成电路
页数	文件大小	规格书
19页	279K
描述
Low-power configurable gate with voltage-level translatorProduction

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74AUP1T97GN 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	XSON-6	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.65
Is Samacsys：	N	其他特性：	CAN ALSO OPERATE AT 3.3V NOMINAL
系列：	AUP/ULP/V	JESD-30 代码：	R-PDSO-N6
JESD-609代码：	e3	长度：	1 mm
逻辑集成电路类型：	LOGIC CIRCUIT	湿度敏感等级：	1
功能数量：	1	端子数量：	6
最高工作温度：	125 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	SON
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	0.35 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	2.3 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	AUTOMOTIVE	端子面层：	Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.3 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	0.9 mm	Base Number Matches：	1

74AUP1T97GN 数据手册

74AUP1T97

Low-power configurable gate with voltage-level translator

Rev. 9 — 17 July 2023

Product data sheet

1. General description

The 74AUP1T97 is a configurable multiple function gate with level translating, Schmitt-trigger

inputs. The device can be configured as any of the following logic functions MUX, AND, OR,

NAND, NOR, inverter and buffer; using the 3-bit input. All inputs can be connected directly to

V_CCor GND. Low threshold Schmitt trigger inputs allow these devices to be driven by 1.8 V logic

levels in 3.3 V applications. This device ensures very low static and dynamic power consumption

across the entire V_CCrange from 2.3 V to 3.6 V. This device is fully specified for partial power down

applications using I_OFF. The I_OFFcircuitry disables the output, preventing the potentially damaging

backflow current through the device when it is powered down.

2. Features and benefits

•

Wide supply voltage range from 2.3 V to 3.6 V

•

CMOS low power dissipation

High noise immunity

Overvoltage tolerant inputs to 3.6 V

Low noise overshoot and undershoot < 10 % of V_CC

I_OFFcircuitry provides partial power-down mode operation

Latch-up performance exceeds 100 mA per JESD 78 Class II

Low static power consumption; I_CC= 1.5 μA (maximum)

Complies with JEDEC standards:

•

JESD8-12 (0.8 V to 1.3 V)

JESD8-11 (0.9 V to 1.65 V)

JESD8-7 (1.65 V to 1.95 V)

JESD8-5 (2.3 V to 2.7 V)

JESD8C (2.7 V to 3.6 V)

•

ESD protection:

•

HBM: ANSI/ESDA/JEDEC JS-001 class 3A exceeds 5000 V

CDM: ANSI/ESDA/JEDEC JS-002 class C3 exceeds 1000 V

•

Multiple package options

Specified from -40 °C to +85 °C and -40 °C to +125 °C

12 3 4 5 6 7...19

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型号	品牌	获取价格	描述	数据表
74AUP1T97GN,132	NXP	获取价格	74AUP1T97 - Low-power configurable gate with voltage-level translator SON 6-Pin
74AUP1T97GS	NXP	获取价格	SPECIALTY LOGIC CIRCUIT, PDSO6, 1 X 1 MM, 0.35 MM HEIGHT, SOT-1202, XSON-6
74AUP1T97GS	NEXPERIA	获取价格	Low-power configurable gate with voltage-level translatorProduction
74AUP1T97GW	NXP	获取价格	Low-power configurable gate with voltage-level translator
74AUP1T97GW	NEXPERIA	获取价格	Low-power configurable gate with voltage-level translatorProduction
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74AUP1T97L6X	ONSEMI	获取价格	Low Power Configurable Gate
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