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74AUP1G02GW-Q100

更新时间： 2024-11-28 11:14:55

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安世 - NEXPERIA		光电二极管逻辑集成电路
页数	文件大小	规格书
13页	222K
描述
Low-power 2-input NOR gateProduction

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74AUP1G02GW-Q100 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	TSSOP,	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.59
系列：	AUP/ULP/V	JESD-30 代码：	R-PDSO-G5
JESD-609代码：	e3	长度：	2.05 mm
逻辑集成电路类型：	NOR GATE	湿度敏感等级：	1
功能数量：	1	输入次数：	2
端子数量：	5	最高工作温度：	125 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	传播延迟（tpd）：	24.7 ns
筛选级别：	AEC-Q100	座面最大高度：	1.1 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	0.8 V
标称供电电压 (Vsup)：	1.1 V	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子面层：	Tin (Sn)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
宽度：	1.25 mm	Base Number Matches：	1

74AUP1G02GW-Q100 数据手册

74AUP1G02-Q100

Low-power 2-input NOR gate

Rev. 4.1 — 11 July 2023

Product data sheet

1. General description

The 74AUP1G02-Q100 is a single 2-input NOR gate. Schmitt-trigger action at all inputs makes the

circuit tolerant of slower input rise and fall times. This device ensures very low static and dynamic

power consumption across the entire V_CCrange from 0.8 V to 3.6 V. This device is fully specified

for partial power down applications using I_OFF. The I_OFFcircuitry disables the output, preventing the

potentially damaging backflow current through the device when it is powered down.

This product has been qualified to the Automotive Electronics Council (AEC) standard Q100

(Grade 1) and is suitable for use in automotive applications.

2. Features and benefits

•

Automotive product qualification in accordance with AEC-Q100 (Grade 1)

Specified from -40 °C to +85 °C and from -40 °C to +125 °C

•

Wide supply voltage range from 0.8 V to 3.6 V

CMOS low power dissipation

High noise immunity

Overvoltage tolerant inputs to 3.6 V

Low noise overshoot and undershoot < 10 % of V_CC

I_OFFcircuitry provides partial Power-down mode operation

Latch-up performance exceeds 100 mA per JESD 78 Class II

Low static power consumption; I_CC= 0.9 μA (maximum)

Complies with JEDEC standards:

•

JESD8-12 (0.8 V to 1.3 V)

JESD8-11 (0.9 V to 1.65 V)

JESD8-7 (1.2 V to 1.95 V)

JESD8-5 (1.8 V to 2.7 V)

JESD8-B (2.7 V to 3.6 V)

•

ESD protection:

•

HBM: ANSI/ESDA/JEDEC JS-001 class 3A exceeds 5000 V

CDM: ANSI/ESDA/JEDEC JS-002 class C3 exceeds 1000 V

3. Ordering information

Table 1. Ordering information

Type number

Package

Temperature range Name

Description

Version

74AUP1G02GW-Q100

-40 °C to +125 °C

TSSOP5

plastic thin shrink small outline package; 5 leads; SOT353-1

body width 1.25 mm

12 3 4 5 6 7...13

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型号	品牌	获取价格	描述	数据表
74AUP1G02GW-Q100,125	NXP	获取价格	NOR Gate, AUP/ULP/V Series, 1-Func, 2-Input, CMOS, PDSO5
74AUP1G02GX	NXP	获取价格	Low-power 2-input NOR gate
74AUP1G02GX	NEXPERIA	获取价格	Low-power 2-input NOR gateProduction
74AUP1G02SE	DIODES	获取价格	SINGLE 2 INPUT POSITIVE NOR GATE
74AUP1G02SE-7	DIODES	获取价格	SINGLE 2 INPUT POSITIVE NOR GATE
74AUP1G04	DIODES	获取价格	SINGLE INVERTER GATE
74AUP1G04	NXP	获取价格	Low-power inverter
74AUP1G04	STMICROELECTRONICS	获取价格	Low power single inverter gate
74AUP1G04GF	NXP	获取价格	Low-power inverter
74AUP1G04GF/S500	NXP	获取价格	AUP/ULP/V SERIES, 1-INPUT INVERT GATE, PDSO6

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