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Datasheet > 逻辑 > 总线驱动器/收发器> 74LVC373A
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74LVC373A

更新时间： 2024-02-16 12:14:28
品牌 Logo 应用领域
意法半导体 - STMICROELECTRONICS 锁存器
页数 文件大小 规格书
13页 293K
描述
OCTAL D-TYPE LATCH HIGH PERFORMANCE

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74LVC373A 技术参数

生命周期：Obsolete包装说明：SSOP,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.05其他特性：INPUTS CAN BE DRIVEN BY 3.3V OR 5V COMPONENTS
系列：LVC/LCX/ZJESD-30 代码：R-PDSO-G20
长度：7.2 mm负载电容（CL）：50 pF
逻辑集成电路类型：BUS DRIVER位数：8
功能数量：1端口数量：2
端子数量：20最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH传播延迟（tpd）：9 ns
认证状态：Not Qualified座面最大高度：2 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：1.2 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL宽度：5.3 mm
Base Number Matches：1

74LVC373A 数据手册

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74LVC373A  
OCTAL D-TYPE LATCH  
HIGH PERFORMANCE  
■
■
■
5V TOLERANT INPUTS  
HIGH SPEED: t = 6.8ns (MAX.) at V = 3V  
POWER DOWN PROTECTION ON INPUTS  
AND OUTPUTS  
PD  
CC  
■
SYMMETRICAL OUTPUT IMPEDANCE:  
|I | = I = 24mA (MIN) at V = 3V  
PCI BUS LEVELS GUARANTEED AT 24 mA  
OH  
OL  
CC  
SOP  
TSSOP  
■
■
BALANCED PROPAGATION DELAYS:  
Table 1: Order Codes  
PACKAGE  
t
t
PHL  
PLH  
■
OPERATING VOLTAGE RANGE:  
(OPR) = 1.65V to 3.6V (1.2V Data  
T & R  
V
CC  
Retention)  
SOP  
74LVC373AMTR  
74LVC373ATTR  
TSSOP  
■
■
■
PIN AND FUNCTION COMPATIBLE WITH  
74 SERIES 373  
LATCH-UP PERFORMANCE EXCEEDS  
500mA (JESD 17)  
ESD PERFORMANCE:  
HBM > 2000V (MIL STD 883 method 3015);  
MM > 200V  
outputs will follow the data input precisely or  
inversely. When the LE is taken low, the Q outputs  
will be latched precisely or inversely at the logic  
level of D input data. While the (OE) input is low,  
the 8 outputs will be in a normal logic state (high or  
low logic level) and while high level the outputs will  
be in a high impedance state.  
DESCRIPTION  
This device is designed to interface directly High  
Speed CMOS systems with TTL and NMOS  
components.  
The 74LVC373A is a low voltage CMOS OCTAL  
D-TYPE LATCH fabricated with sub-micron silicon  
gate and double-layer metal wiring C MOS  
2
It has more speed performance at 3.3V than 5V  
AC/ACT family, combined with a lower power  
consumption.  
technology. It is ideal for 1.65 to 3.6 V  
operations and low power and low noise  
applications.  
CC  
All inputs are equipped with protection circuits  
against static discharge, giving them 2KV ESD  
immunity and transient excess voltage.  
These 8 bit D-Type latch are controlled by a latch  
enable input (LE) and an output enable input (OE).  
While the LE inputs is held at a high level, the Q  
Figure 1: Pin Connection And IEC Logic Symbols  
Rev. 3  
1/13  
July 2004  
1234567...13

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