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74LVC373ABQ,115

更新时间： 2023-07-15 00:00:00
品牌 Logo 应用领域
恩智浦 - NXP PC驱动逻辑集成电路
页数 文件大小 规格书
19页 144K
描述
74LVC373A - Octal D-type transparent latch with 5 V tolerant inputs/outputs; 3-State QFN 20-Pin

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74LVC373ABQ,115 技术参数

是否Rohs认证：符合生命周期：Active
零件包装代码：QFN包装说明：HVQCCN,
针数：20Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：1.06
Samacsys Confidence：2Samacsys Status：Released
Samacsys PartID：1432571Samacsys Pin Count：21
Samacsys Part Category：Integrated CircuitSamacsys Package Category：Other
Samacsys Footprint Name：DHVQFN20 (SOT764-1)Samacsys Released Date：2019-11-12 07:41:52
Is Samacsys：N系列：LVC/LCX/Z
JESD-30 代码：R-PQCC-N20JESD-609代码：e4
长度：4.5 mm逻辑集成电路类型：BUS DRIVER
湿度敏感等级：1位数：8
功能数量：1端口数量：2
端子数量：20最高工作温度：125 °C
最低工作温度：-40 °C输出特性：3-STATE
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装形状：RECTANGULAR
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
传播延迟（tpd）：10.5 ns认证状态：Not Qualified
座面最大高度：1 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：1.2 V标称供电电压 (Vsup)：2.7 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：2.5 mmBase Number Matches：1

74LVC373ABQ,115 数据手册

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74LVC373A  
Octal D-type transparent latch with 5 V tolerant  
inputs/outputs; 3-state  
Rev. 3 — 22 November 2012  
Product data sheet  
1. General description  
The 74LVC373A consists of eight D-type transparent latches, featuring separate D-type  
inputs for each latch and 3-state true outputs for bus-oriented applications. A latch enable  
input (pin LE) and an output enable input (pin OE) are common to all internal latches.  
When pin LE is HIGH, data at the D-inputs (pins D0 to D7) enters the latches. In this  
condition, the latches are transparent, that is, a latch output will change each time its  
corresponding D-input changes. When pin LE is LOW, the latches store the information  
that was present at the D-inputs one set-up time preceding the HIGH-to-LOW transition of  
pin LE.  
When pin OE is LOW, the contents of the eight latches are available at the Q-outputs (pins  
Q0 to Q7). When pin OE is HIGH, the outputs go to the high-impedance OFF-state.  
Operation of input pin OE does not affect the state of the latches.  
Inputs can be driven from either 3.3 V or 5 V devices. When disabled, up to 5.5 V can be  
applied to the outputs. These features allow the use of these devices as translators in  
mixed 3.3 V and 5 V applications.  
The 74LVC373A is functionally identical to the 74LVC573A, but has a different pin  
arrangement.  
2. Features and benefits  
5 V tolerant inputs/outputs for interfacing with 5 V logic  
Wide supply voltage range from 1.2 V to 3.6 V  
CMOS low power consumption  
Direct interface with TTL levels  
High-impedance outputs when VCC = 0 V  
Complies with JEDEC standard:  
JESD8-7A (1.65 V to 1.95 V)  
JESD8-5A (2.3 V to 2.7 V)  
JESD8-C/JESD36 (2.7 V to 3.6 V)  
ESD protection:  
HBM JESD22-A114F exceeds 2000 V  
MM JESD22-A115-B exceeds 200 V  
CDM JESD22-C101E exceeds 1000 V  
Specified from 40 C to +85 C and 40 C to +125 C  
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型号 品牌 获取价格 描述 数据表
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 		Octal D-type transparent latch with 5 V tolerant
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 		Octal D-type transparent latch with 5-volt tolerant inputs/outputs 3-State
74LVC373AD NEXPERIA

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 		Octal D-type transparent latch with 5 V tolerant inputs/outputs; 3-stateProduction
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