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74LVC373AM

更新时间： 2024-01-15 17:06:21

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描述
LATCH\|SINGLE\|8-BIT\|LVC-CMOS\|SOP\|20PIN\|PLASTIC

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74LVC373AM 技术参数

生命周期：	Obsolete	包装说明：	SSOP,
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.05	其他特性：	INPUTS CAN BE DRIVEN BY 3.3V OR 5V COMPONENTS
系列：	LVC/LCX/Z	JESD-30 代码：	R-PDSO-G20
长度：	7.2 mm	负载电容（CL）：	50 pF
逻辑集成电路类型：	BUS DRIVER	位数：	8
功能数量：	1	端口数量：	2
端子数量：	20	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
输出极性：	TRUE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	传播延迟（tpd）：	9 ns
认证状态：	Not Qualified	座面最大高度：	2 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	1.2 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	宽度：	5.3 mm
Base Number Matches：	1

74LVC373AM 数据手册

74LVC373A

OCTAL D-TYPE LATCH

HIGH PERFORMANCE

■

5V TOLERANT INPUTS

HIGH SPEED: t = 6.8ns (MAX.) at V = 3V

POWER DOWN PROTECTION ON INPUTS

AND OUTPUTS

■

SYMMETRICAL OUTPUT IMPEDANCE:

|I | = I = 24mA (MIN) at V = 3V

PCI BUS LEVELS GUARANTEED AT 24 mA

BALANCED PROPAGATION DELAYS:

SOP

TSSOP

■

PLH

PHL

ORDER CODES

PACKAGE

■

OPERATING VOLTAGE RANGE:

(OPR) = 1.65V to 3.6V (1.2V Data

TUBE

T & R

Retention)

SOP

74LVC373AM

74LVC373AMTR

74LVC373ATTR

■

PIN AND FUNCTION COMPATIBLE WITH

74 SERIES 373

TSSOP

LATCH-UP PERFORMANCE EXCEEDS

500mA (JESD 17)

ESD PERFORMANCE:

HBM > 2000V (MIL STD 883 method 3015);

MM > 200V

outputs will follow the data input precisely or

inversely. When the LE is taken low, the Q outputs

will be latched precisely or inversely at the logic

level of D input data. While the (OE) input is low,

the 8 outputs will be in a normal logic state (high or

low logic level) and while high level the outputs will

be in a high impedance state.

DESCRIPTION

The 74LVC373A is a low voltage CMOS OCTAL

D-TYPE LATCH fabricated with sub-micron silicon

gate and double-layer metal wiring C MOS

This device is designed to interface directly High

Speed CMOS systems with TTL and NMOS

components.

It has more speed performance at 3.3V than 5V

AC/ACT family, combined with a lower power

consumption.

technology. It is ideal for 1.65 to 3.6 V

operations and low power and low noise

applications.

These 8 bit D-Type latch are controlled by a latch

enable input (LE) and an output enable input (OE).

While the LE inputs is held at a high level, the Q

All inputs are equipped with protection circuits

against static discharge, giving them 2KV ESD

immunity and transient excess voltage.

PIN CONNECTION AND IEC LOGIC SYMBOLS

February 2002

1/10

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型号	品牌	获取价格	描述	数据表
74LVC373AMTR	STMICROELECTRONICS	获取价格	OCTAL D-TYPE LATCH HIGH PERFORMANCE
74LVC373APW	NXP	获取价格	Octal D-type transparent latch with 5-volt tolerant inputs/outputs 3-State
74LVC373APW	NEXPERIA	获取价格	Octal D-type transparent latch with 5 V tolerant inputs/outputs; 3-stateProduction
74LVC373APW,112	NXP	获取价格	74LVC373A - Octal D-type transparent latch with 5 V tolerant inputs/outputs; 3-State TSSOP
74LVC373APW-Q100	NXP	获取价格	LVC/LCX/Z SERIES, 8-BIT DRIVER, TRUE OUTPUT, PDSO20, 4.40 MM, PLASTIC, MO-153, SOT360-1, T
74LVC373APW-Q100	NEXPERIA	获取价格	Octal D-type transparent latch with 5 V tolerant
74LVC373APW-Q100J	NXP	获取价格	74LVC373A-Q100 - Octal D-type transparent latch with 5 V tolerant inputs/outputs; 3-state
74LVC373APW-T	ETC	获取价格	8-Bit D-Type Latch
74LVC373A-Q100	NEXPERIA	获取价格	Octal D-type transparent latch with 5 V tolerant
74LVC373AQ20-13	DIODES	获取价格	Bus Driver, LVC/LCX/Z Series, 1-Func, 8-Bit, True Output, CMOS, 2.50 X 4.50 MM, 0.95 MM HE

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